KR20040025603A - 반도체 장치의 제조 방법 - Google Patents

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하세가와이사오
소따니나오야
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산요덴키가부시키가이샤
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Abstract

실리콘층을 패터닝하지 않고, 실리콘층이 용융한 상태에서 괴상화(塊狀化)하는 것을 억제하는 것이 가능한 반도체 장치의 제조 방법을 제공한다. 이 반도체 장치의 제조 방법은, 용융 실리콘과의 접촉각이 45° 이하인 제1 막의 상면 및 하면 중 적어도 한쪽에 접촉하도록, 실리콘층을 형성하는 공정과, 연속 발진 전자파를 이용하여 실리콘층을 가열함으로써 용융시킨 후, 실리콘층의 결정화를 행하는 공정을 구비한다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 보다 특정적으로는, 실리콘층의 결정화를 행하는 공정을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
최근, 액정 표시 장치의 화소 구동용 트랜지스터로서, 다결정 실리콘막을 능동층으로서 이용한 박막 트랜지스터(이하, 다결정 실리콘 TFT)가 채용되고 있다. 이러한 액정 표시 장치에서는, 저비용화, 고성능화 및 경량 컴팩트화를 위해, 다결정 실리콘 TFT의 고성능화가 요구되고 있다. 다결정 실리콘 TFT의 고성능화에는, 기판 위의 다결정 실리콘막을 될 수 있는 한 단결정에 가깝게 할 필요가 있다.
종래, 상기 다결정 실리콘막을 될 수 있는 한 단결정에 가깝게 하는 방법의 하나로서, 연속 발진형 레이저를 이용한 것이 알려져 있다. 이것은, 예를 들면, 비특허문헌1:AM-LCD'02, DIGEST OF TECHNICAL PAPERS, July 10-12, 2002, pp.227-230에 개시되어 있다.
이 비특허문헌1에서는, 기판 위에 실리콘 산화막(SiO2막)을 개재하여 형성된 비정질 실리콘층에, 직접, 연속 발진형 레이저인 YVO4레이저의 고조파(532 ㎚)를 조사함으로써, 실리콘층의 결정화를 행한다.
그런데, 종래에는, 실리콘 산화막(SiO2막)은, 용융 실리콘과의 접촉각이 작기 때문에, 실리콘 산화막과 그 위에 형성되는 용융 실리콘과의 습윤성이 나쁘다. 이 때문에, 결정화 시에 용융 실리콘이 응집하여 괴상화(塊狀化)한다고 하는 문제점이 생긴다. 그리고, 레이저의 주사에 의해, 실리콘층의 용융/결정 계면을 이동시키는 결정 성장 방법에서는, 가열 영역의 이동에 따라, 용융 영역도 이동하기 때문에, 괴상화의 경향이 현저하게 된다. 비특허문헌1에서는, 이러한 용융 실리콘의 괴상화를 억제하기 위해서, 실리콘 산화막 상에 형성된 실리콘층을 미리 리본 형상으로 패터닝함으로써 용융되는 실리콘층의 면적을 적게 하고 있다.
그러나, 비특허문헌1에서는, 상기한 바와 같이, 실리콘층을 리본 형상으로 패터닝하고 있기 때문에, 패터닝된 실리콘층의 영역에 소자(TFT)를 형성할 필요가 있다. 이 때문에, 패터닝하지 않은 경우에 비교하여, 소자를 형성할 영역이 적어진다고 하는 문제점이 있다. 또한, 실리콘층을 패터닝하는 공정이 증가하기 때문에, 그 만큼, 수율이 저하한다는 문제점도 있다.
또한, 비특허문헌1에서는, YVO4레이저의 고조파(532 ㎚)를 이용하여 실리콘층의 결정화를 행하기 때문에, 레이저 출력이 작다. 그 결과, 생산성(처리량)을 향상시키는 것이 곤란하다고 하는 문제점도 있다.
본 발명의 하나의 목적은, 실리콘층의 패터닝을 행하지 않고, 실리콘층의 괴상화를 억제하는 것이 가능한 반도체 장치의 제조 방법을 제공하는 것이다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
도 2는 도 1에 도시한 흡수막을 형성하는 공정을 도시하는 평면도.
도 3∼도 5는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
도 6은 본 발명의 효과를 확인하기 위한 실험에 이용한 제1 실시 형태의 제조 방법에 의해서 제작한 구조를 도시한 단면도.
도 7은 본 발명의 효과를 확인하기 위해서 행한 실험에 이용한 비교예에 따른 제조 방법에 의해 제작한 구조를 도시한 단면도.
도 8은, 도 6 및 도 7에 도시한 제조 방법에 의한 레이저 출력과 결정화 상태와의 관계를 도시하는 개략도.
도 9는 용융 실리콘의 괴상화가 발생함으로써, 막 구조의 소실이 발생한 시료의 표면의 구조를 도시한 단면도.
도 10은, 도 6에 도시한 제1 실시 형태에 따른 구조 및 도 7에 도시한 비교예에 따른 구조에 있어서의 용융 실리콘의 접촉각의 분포를 도시하는 도면.
도 11은 SiNx막 상의 용융 실리콘에 작용하는 표면장력을 도시하는 모식도.
도 12는 SiNx막의 표면에 요철을 형성한 경우의 시료의 표면의 구조를 도시한 단면도.
도 13은 SiNx막의 표면이 평탄한 경우의 용융 실리콘의 접촉각과, SiNx막의 표면에 요철이 형성된 경우의 용융 실리콘의 접촉각과의 관계를 도시하는 도면.
도 14 및 도 15는, 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 프로세스를 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 유리 기판
2 : SiO2막(실리콘 산화막)
3 : 흡수막
3a : 홀 패턴
4 : 실리콘 산화막(SiO2막)
5 : SiNx막(실리콘 질화막)
6 : 비정질 실리콘막
본 발명의 하나의 국면에 따른 반도체 장치의 제조 방법은, 용융 실리콘과의 접촉각이 45° 이하인 제1 막의 상면 및 하면 중 적어도 한쪽에 접촉하도록, 실리콘층을 형성하는 공정과, 연속 발진 전자파를 이용하여 실리콘층을 가열함으로써용융시킨 후, 실리콘층의 결정화를 행하는 공정을 구비하고 있다.
이 하나의 국면에 따른 반도체 장치의 제조 방법에서는, 상기한 바와 같이, 용융 실리콘과의 접촉각이 45° 이하인 제1 막의 상면 및 하면 중 적어도 한쪽에 접촉하도록, 실리콘층을 형성한 후, 실리콘층을 용융하여 결정화를 행함으로써, 실리콘층이 용융할 때에, 용융 실리콘과의 접촉각이 작은 제1 막에 의해 실리콘층과 제1 막과의 계면 에너지가 작아지기 때문에, 실리콘층과 제1 막과의 습윤성을 향상시킬 수 있다. 이에 따라, 실리콘층을 패터닝하지 않고, 실리콘층이 용융한 상태에서 응집하는 것을 억제할 수 있으므로, 실리콘층이 용융한 상태에서 괴상화하는 것을 억제할 수 있다. 그 결과, 실리콘층의 패터닝에 기인하는 문제점을 해소하면서, 실리콘층의 괴상화를 억제할 수 있다.
상기 하나의 국면에 따른 반도체 장치의 제조 방법에 있어서, 바람직하게는, 제1 막은, 실리콘 산화막보다도 용융 실리콘과의 접촉각이 작다. 이와 같이 구성하면, 실리콘 산화막(SiO2막)을 실리콘층의 상면 또는 하면에 접촉하도록 형성한 상태에서 실리콘층의 결정화를 행하는 경우보다도, 실리콘층의 괴상화를 억제할 수 있다.
이 경우, 바람직하게는, 제1 막은, 용융 실리콘과의 접촉각이 45° 이하인 SiNx막 및 SiCN 막 중 적어도 어느 한쪽을 포함한다. 이와 같이 구성하면, 용융 실리콘과 접촉하는 제1 막은, 실리콘 산화막보다도 용융 실리콘과의 접촉각이 작아지기 때문에, 용이하게, 실리콘 산화막(SiO2막)을 실리콘층의 상면 또는 하면에 접촉하도록 형성한 상태에서 실리콘층의 결정화를 행하는 경우보다도, 실리콘층의 괴상화를 억제할 수 있다.
또한, 이 경우, 바람직하게는, 제1 막은, SiC 막을 포함한다. 이와 같이 구성하면, SiC 막은, 용융 실리콘과의 접촉각이 45°보다도 작기 때문에, 용이하게, 실리콘 산화막(SiO2막)을 실리콘층의 상면 또는 하면에 접촉하도록 형성한 상태에서 실리콘층의 결정화를 행하는 경우보다도, 실리콘층의 괴상화를 억제할 수 있다.
상기 하나의 국면에 따른 반도체 장치의 제조 방법에 있어서, 바람직하게는, 실리콘층의 위 및 아래 중 어느 한쪽에, 절연층을 개재하여, 흡수막을 형성하는 공정과, 흡수막에 연속 발진형 레이저를 조사함으로써 흡수막을 발열시켜, 그 열을 이용하여 반도체층의 결정화를 행하는 공정을 더 구비한다. 이와 같이 구성하면, 반도체층에 흡수되지 않는 큰 레이저 출력을 갖는 연속 발진형 레이저를 이용하여, 반도체층의 결정화를 행할 수 있기 때문에, 생산성(처리량)을 향상시킬 수 있다. 또한, 연속 발진형 레이저가 조사된 흡수막의 발열을 이용하여 반도체층을 간접적으로 가열함으로써 결정화를 행함으로써, 흡수막에 조사되는 연속 발진형 레이저에 어느 정도 변동이 있다고 해도, 흡수막으로부터 열이 반도체층에 방사될 때에, 열의 변동을 완화할 수 있다. 이에 따라, 거대한 결정립 또는 단결정을 수율을 저하시키지 않고 형성할 수 있다.
이 경우, 바람직하게는, 연속 발신형 레이저는, 0.75 ㎛ 이상 2.0 ㎛ 이하의 파장을 갖는 적외선 레이저를 포함한다. 이와 같이 구성하면, 적외선 레이저는,실리콘층에 흡수되기 어렵기 때문에, 흡수막에 효율적으로 레이저광을 흡수시킬 수 있다. 이에 따라, 흡수막을 효율적으로 가열할 수 있다.
또한, 이 경우, 바람직하게는, 연속 발진형 레이저는, 연속 발진형 YAG 레이저를 포함한다. 이와 같이 구성하면, 용이하게, 흡수막을 효율적으로 가열할 수 있다.
상기 흡수막을 형성하는 공정을 포함하는 구성에 있어서, 바람직하게는, 흡수막은, Mo를 포함하는 재료로 이루어진다. 이와 같이 구성하면, 용이하게, 연속 발진형 YAG 레이저 등의 연속 발진형 레이저의 레이저광을 흡수막에 흡수시킬 수 있다.
상기 흡수막을 형성하는 공정을 포함하는 구성에 있어서, 바람직하게는, 흡수막을 형성하는 공정 후에, 흡수막을 패터닝함으로써 게이트 전극을 형성하는 공정을 더 구비한다. 이와 같이 구성하면, 흡수막을 게이트 전극으로서 유용할 수 있으므로, 흡수막을 제거하는 공정 및 게이트 전극을 새롭게 형성하는 공정을 생략할 수 있다. 이에 따라, 제조 프로세스를 간략화할 수 있다.
상기 흡수막을 형성하는 공정을 포함하는 구성에 있어서, 바람직하게는, 흡수막을 형성하는 공정은, 표시 장치의 화소부의 차광막으로서 유용 가능하도록 미리 패터닝하는 공정을 포함한다. 이와 같이 구성하면, 흡수막을 차광막으로서 유용할 수 있으므로, 차광막을 별도 형성할 필요가 없다. 그 결과, 제조 프로세스를 간략화할 수 있다.
이 경우, 바람직하게는, 흡수막을 표시 장치의 화소부의 차광막으로서 유용가능하도록 미리 패터닝하는 공정은, 흡수막에 매트릭스 형상의 구멍을 패터닝하는 공정을 포함한다. 이와 같이 구성하면, 용이하게, 흡수막을 표시 장치의 화소부의 차광막으로서 유용 가능한 구조로 형성할 수 있다.
상기 하나의 국면에 따른 반도체 장치의 제조 방법에 있어서, 바람직하게는, 실리콘층의 결정화를 행하는 공정은, 연속 발진형 레이저의 기본파를 이용하여 실리콘층을 가열하는 공정을 포함한다. 이와 같이 구성하면, 고조파에 비교하여 레이저 출력이 큰 기본파에 의해, 실리콘층을 보다 효율적으로 가열할 수 있으므로, 반도체층의 결정화를 보다 촉진할 수 있다. 이에 따라, 생산성(처리량)을 보다 향상시킬 수 있다.
상기 하나의 국면에 따른 반도체 장치의 제조 방법에 있어서, 바람직하게는, 실리콘층을 형성하는 공정은, 제1 막의 상면 상에 접촉하도록 실리콘층을 형성하는 공정을 포함하며, 실리콘층의 형성에 앞서서, 기판 위에, 기판으로의 열의 전달을 완화하기 위한 버퍼층을 개재하여, 제1 막을 형성하는 공정을 더 구비한다. 이와 같이 구성하면, 제1 막에 의해 실리콘층의 괴상화를 억제하면서, 버퍼층에 의해 열 충격에 기인하는 기판의 크랙이나 왜곡 등의 발생을 억제할 수 있다. 이 경우, 버퍼층은, 실리콘 산화막을 포함하고 있어도 된다.
상기 하나의 국면에 따른 반도체 장치의 제조 방법에 있어서, 바람직하게는, 실리콘층에 불순물을 주입함으로써 실리콘층에 소스/드레인 영역을 형성하는 공정과, 연속 발진 전자파를 이용하여 소스/드레인 영역의 불순물의 활성화를 행하는 공정을 더 구비한다. 이와 같이 구성하면, 제1 막에 의해 실리콘층의 괴상화를 억제하면서, 소스/드레인 영역을 갖는 실리콘층을 구비한 실리콘 TFT을 형성할 수 있다.
이 경우, 바람직하게는, 실리콘층에 소스/드레인 영역을 형성하는 공정에 앞서서, 실리콘층의 위에 패터닝된 게이트 전극을 형성하는 공정을 더 포함한다. 이와 같이 구성하면, 용이하게, 패터닝된 게이트 전극을 마스크로 하여, 실리콘층에 불순물을 주입함으로써 실리콘층에 소스/드레인 영역을 형성할 수 있다.
또한, 이 경우, 바람직하게는, 실리콘층의 소스/드레인 영역 중의 한쪽과, 흡수막과의 사이에 바이어스 전압을 인가하는 공정을 더 포함한다. 이와 같이 구성하면, 흡수막이 기판 바이어스 플레이트로서 기능하기 때문에, 실리콘 TFT의 임계값 전압의 조정을 행할 수 있다.
상기 하나의 국면에 따른 반도체 장치의 제조 방법에 있어서, 바람직하게는, 실리콘층을 형성하는 공정에 앞서서, 실리콘층이 형성되는 제1 막의 표면에 요철을 형성하는 공정을 더 포함한다. 이와 같이 구성하면, 실리콘층이 형성되는 제1 막의 표면에 요철이 형성되는 것에 기인하여, 제1 막의 용융 실리콘에 대한 접촉각을 보다 저하시킬 수 있다. 이에 따라, 실리콘층의 괴상화를 보다 억제할 수 있다.
이 경우, 바람직하게는, 요철을 형성하는 공정은, 제1 막의 표면을 엣칭함으로써 제1 막의 표면에 요철을 형성하는 공정을 포함한다. 이와 같이 구성하면, 용이하게, 제1 막의 표면에 요철을 형성할 수 있다.
상기 하나의 국면에 따른 반도체 장치의 제조 방법에 있어서, 용융 실리콘과의 접촉각이 45° 이하인 제1 막은, 플라즈마 CVD법을 이용하여 형성한 SiNx막이어도 된다. 이 경우, SiNx막은, SiH4가스와 NH3가스와 N2가스와의 유량비를, 2:l:100∼2:2:100로 설정한 상태에서 플라즈마 CVD법에 의해 형성되는 것이 바람직하다. 이러한 유량비로 플라즈마 CVD법에 의해 SiNx막을 형성하면, 용이하게, 용융 실리콘과의 접촉각이 45° 이하인 SiNx막을 형성할 수 있다.
<바람직한 실시 형태의 설명>
이하, 본 발명을 구체화한 실시 형태를 도면에 기초하여 설명한다.
(제1 실시 형태)
이하, 도 1∼도 13을 참조하여, 제1 실시 형태에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 도 1에 도시한 바와 같이, 감압 CVD법을 이용하여, 유리 기판(1) 상에, SiO2막(실리콘 산화막)(2)을 약 300 ㎚의 두께로 형성한다. 이 실리콘 산화막(2)은, 유리 기판(1)으로의 열의 전달을 완화하기 위한 버퍼층으로서 기능한다. 이 후, 스퍼터링법을 이용하여, 실리콘 산화막(2) 상의 소정 영역에, Mo로 이루어지는 흡수막(3)을 약 50 ㎚의 두께로 형성한다.
그리고, 흡수막(3)을, 도 2에 도시한 바와 같이, 액정 표시 장치 또는 유기 EL 표시 장치의 화소부의 블랙매트릭스(차광막)로서 후에 유용할 수 있도록, 매트릭스 형상의 홀 패턴(3a)를 갖도록 패터닝한다.
다음에, 도 1에 도시한 바와 같이, 플라즈마 CVD법을 이용하여, 흡수막(3)을 덮도록, 실리콘 산화막(SiO2막)(4)을, 약 80 ㎚의 두께로 형성한다.
그 후, 제1 실시 형태에서는, 플라즈마 CVD법을 이용하여, 실리콘 산화막(4) 상에, SiNx막(실리콘 질화막)(5)을 약 20 ㎚의 두께로 형성한다. 여기서, SiNx막(5)은, 용융 실리콘과의 접촉각이 45° 이하이고, 또한, SiO2막보다도 용융 실리콘과의 접촉각이 작다. 또, SiNx막(5)은, 본 발명의 「제1 막」의 일례이다. 그 후, SiNx막(5) 상에, 감압 CVD법을 이용하여, 비정질 실리콘막(6)을 약 50 ㎚의 두께로 형성한다. 또, 비정질 실리콘막(6)은, 본 발명의 「반도체층」의 일례이다.
다음에, 도 3에 도시한 바와 같이, 유리 기판(1)의 이면측으로부터, 연속 발진형의 YAG 레이저의 기본파를 조사함으로써, 비정질 실리콘막(6)의 결정화를 행한다. 이 경우의 레이저 조사 조건은, 레이저 출력: 약 375 W, 주사 속도: 약 1 ㎧ 이다.
다음에, 도 4에 도시한 바와 같이, 결정화된 실리콘막(6a)을 덮도록, 실리콘 산화막(SiO2막)으로 이루어지는 게이트 절연막(7)을 형성한다. 그 게이트 절연막(7) 상의 소정 영역에, Mo 등으로 이루어지는 패터닝된 게이트 전극(8)을 형성한다. 게이트 전극(8)을 마스크로 하여, 결정화된 실리콘막(6a)에, 불순물을 주입함으로써, LDD 구조를 갖는 한 쌍의 소스/드레인 영역(6b)을 형성한다. 또한, 필요에 따라, 게이트 전극(8)의 형성 전에, 결정화된 실리콘막(6a)에 채널 도핑을행하여도 된다. 그리고, 주입한 불순물을 활성화하기 위해서, 결정화의 경우와 마찬가지로, 연속 발진형의 YAG 레이저에 의한 조사를 행한다. 이에 의해, 한 쌍의 소스/드레인 영역(6b)과, 게이트 절연막(7)과, 게이트 전극(8)으로 이루어지는 제1 실시 형태에 따른 다결정 실리콘 TFT이 형성된다.
또한, 제1 실시 형태에서는, 도 5에 도시한 바와 같이, 흡수막(3)과, TFT의 드레인 측에 위치하는 전원 라인을 구성하는 한쪽의 소스/드레인 영역(6b)과의 사이에, 바이어스 전압을 인가한다. 이에 따라, 흡수막(3)이 기판 바이어스 플레이트로서 기능하기 때문에, TFT의 임계값 전압 Vth의 조정을 행할 수 있다.
제1 실시 형태에서는, 상기한 바와 같이, 용융 실리콘과의 접촉각이 45° 이하인 SiNx막(실리콘 질화막)(5)의 상면 상에 접촉하도록 비정질 실리콘막(6)을 형성한 후, 비정질 실리콘막(6)을 용융하여 결정화를 행함으로써, 비정질 실리콘막(6)이 용융할 때에, 용융 실리콘과의 접촉각이 작은 SiNx막(5)에 의해 비정질 실리콘막(6)과 SiNx막(5)과의 계면 에너지가 작아지기 때문에, 용융 실리콘과 SiNx막(5)과의 습윤성을 향상시킬 수 있다. 이에 따라, 종래와 같이 비정질 실리콘막(6)을 패터닝하지 않고 비정질 실리콘막(6)이 용융한 상태에서 응집하는 것을 억제할 수 있으므로, 비정질 실리콘막(6)이 용융한 상태에서 괴상화하는 것을 억제할 수 있다. 그 결과, 비정질 실리콘막(6)의 패터닝에 기인하는 수율의 저하 등의 문제점을 해소하면서, 비정질 실리콘막(6)의 괴상화를 억제할 수 있다.
여기서, 도 6∼도 8을 참조하여, 비정질 실리콘막의 하면에 접촉하도록 용융 실리콘과의 접촉각이 45° 이하인 SiNx막을 형성하는 경우의 효과를 확인하기 위해서 행한 실험에 대하여 설명한다. 도 6에는, 이 실험에서 이용한 제1 실시 형태의 제조 방법에 의해 제작한 구조가 도시되어 있고, 도 7에는, 이 실험에서 이용한 비교예의 제조 방법에 의해 제작한 구조가 도시되어 있다. 우선, 도 6에 도시한 제1 실시 형태의 제조 방법에 의해 제작한 구조에서는, 유리 기판(1) 상에, 감압 CVD법을 이용하여 SiO2막(2)을 300 ㎚의 두께로 형성한 후, SiO2막(2) 상에 스퍼터링법을 이용하여 Mo로 이루어지는 흡수막(3)을 50 ㎚의 두께로 형성하였다. 그리고, 흡수막(3) 상에, 플라즈마 CVD법을 이용하여, 80 ㎚의 두께를 갖는 SiO2막(4) 및 20 ㎚의 두께를 갖는 SiNx막(5)을 순차 형성하였다. 그 후, 감압 CVD법을 이용하여 SiNx막(5) 상에 비정질 실리콘막(6)을 50 ㎚의 두께로 형성하였다.
그 한편, 도 7에 도시한 비교예의 제조 방법에 의해 제작한 구조에서는, 유리 기판(1) 상에, 감압 CVD법을 이용하여 SiO2막(2)을 300 ㎚의 두께로 형성한 후, SiO2막(2) 상에 스퍼터링법을 이용하여 Mo로 이루어지는 흡수막(3)을 50 ㎚의 두께로 형성하였다. 그리고, 흡수막(3)상에, 플라즈마 CVD법을 이용하여, 100 ㎚의 두께를 갖는 SiO2막(4a)을 형성한 후, 그 SiO2막(4a)상에, 비정질 실리콘막(6)을 감압 CVD법을 이용하여 50 ㎚의 두께로 형성하였다.
상기한 바와 같이하여 제작한 도 6 및 도 7에 도시한 구조에 대하여, 연속발진형의 YAG 레이저를 1 ㎧의 주사 속도로, 레이저 출력을 250 W에서 450 W로 변화시켜 조사함으로써, 결정화의 상태를 확인하였다. 그 결과, 도 8에 도시한 바와 같은 결과가 얻어졌다. 구체적으로는, 제1 실시 형태에 따른 구조 및 비교예에 따른 구조 모두, 레이저 출력이 270 W 이하인 경우에는, 비정질의 결정 상태이고, 270 W에서 300 W까지는, 고상 성장 상태이었다. 또한, 제1 실시 형태에 따른 구조 및 비교예에 따른 구조 모두, 300 W에서 340 W까지는, 용융 실리콘과 용융하지 않은 실리콘이 혼재하는 결정 상태이었다. 그 한편, 레이저 출력이 액상 성장 가능한 출력을 넘으면, 괴상화가 발생함으로써, 막 구조의 소실이 발생한다. 이 경우, 양호하게 결정화를 행할 수 있는 것은, 액상 성장이 가능한 영역이다.
도 8에 도시한 바와 같이, SiO2막(4a) 상에 비정질 실리콘막(6)이 형성되는 비교예에 따른 제조 방법에서는, 액상 성장하는 것이 가능한 레이저 출력의 범위가 340 W∼360 W(350 W ±3%)로서, 좁은 것을 알 수 있다. 이것에 대하여, SiNx막(5)상에 비정질 실리콘막(6)이 형성되는 제1 실시 형태에 따른 제조 방법에서는, 340 W∼410 W(375 W ±9%)로서, 비교예에 따른 제조 방법에 비교하여, 액상 성장 가능한 레이저 출력 범위가 확대되어 있는 것을 알 수 있다. 이로부터, 제1 실시 형태에 따른 제조 프로세스에서는, 프로세스 마진을 확대할 수 있는 것이 판명되었다. 또한, 제1 실시 형태의 제조 방법에 따른 구조에서는, 도 8에 도시한 바와 같이, 비교예의 제조 방법에 따른 구조에 비교하여, 보다 큰 레이저 출력의 YAG 레이저가 조사된 경우라도, 막 구조의 소실이 발생하기 어려운 것을 알 수 있다. 즉, 제1실시 형태의 제조 방법에 따른 구조에서는, 비교예의 제조 방법에 따른 구조에 비교하여, 용융 실리콘의 괴상화(응집)가 발생하기 어려운 것을 알 수 있었다.
여기서, 레이저 장치에서의 레이저 출력의 발진 안정성을 계측한 바, ±4%의 범위에서 레이저 출력이 변동하는 것이 판명되었다. 이 때문에, 안정적으로 액상 성장을 행하기 위해서는, 레이저 출력의 설정치에 대하여 ±4%의 범위보다도 큰 범위에서 액상 성장시키는 것이 가능한 프로세스 조건이 필요하다. 이 점을 고려하면, 제1 실시 형태에서는, 상기한 바와 같이, 375 W ±9%의 범위에서 액상 성장을 행할 수 있기 때문에, 레이저 출력 장치의 출력 변동보다도 넓은 프로세스 조건을 갖는다. 그 결과, 제1 실시 형태에서는, 안정적으로 비정질 실리콘막(6)의 결정화를 행할 수 있는 것이 판명되었다.
다음에, 도 6∼도 10을 참조하여, 도 6에 도시한 제1 실시 형태의 제조 방법에 의해 제작한 구조를 갖는 시료 및 도 7에 도시한 비교예의 제조 방법에 의해 제작한 구조를 갖는 시료에 대하여, 괴상화한 용융 실리콘의 접촉각을 실제로 측정한 실험에 대하여 설명한다. 구체적으로는, 괴상화가 발생함으로써 막 구조의 소실이 발생한 시료의 표면을 SEM(Scanning Electron Microscope)에 의해 관찰하면, 도 9에 도시한 바와 같이, 용융 실리콘이 괴상화함으로써 형성된 응집 실리콘이 관찰되었다. 그리고, 제1 실시 형태의 제조 방법에 의해 제작한 구조를 갖는 시료 및 비교예의 제조 방법에 의해 제작한 구조를 갖는 시료에 대하여, 각각, 10개의 시료의 응집 실리콘의 접촉각 θ(도 9 참조)를 측정함으로써, 각 시료의 용융 실리콘의 접촉각을 측정하였다. 그 측정 결과를 도 10에 도시한다. 또, 도 6에 도시한 제1실시 형태의 제조 방법에 따른 구조를 갖는 시료에서는, 410 W 이상의 레이저 출력을 갖는 YAG 레이저를 조사함으로써 막 구조의 소실이 발생한 시료에 대하여 접촉각을 측정하였다. 한편, 도 7에 도시한 비교예의 제조 방법에 따른 구조를 갖는 시료에서는, 360 W 이상의 레이저 출력을 갖는 YAG 레이저를 조사함으로써 막 구조의 소실이 발생한 시료에 대하여 접촉각을 측정하였다.
도 10을 참조하여, 도 6에 도시한 제1 실시 형태의 제조 방법에 따른 구조를 갖는 시료에서는, 용융 실리콘의 접촉각은, 45° 이하의 범위에 분포하고 있는 것을 알 수 있다. 한편, 도 7에 도시한 비교예의 제조 방법에 따른 구조를 갖는 시료에서는, 용융 실리콘의 접촉각은, 47° 이상의 범위에 분포하고 있는 것을 알 수 있다. 이 결과 및 도 8에 도시한 결과로부터, 비정질 실리콘막의 하면에 접하도록 용융 실리콘과의 접촉각이 45° 이하인 SiNx막을 형성함으로써, 용융 실리콘의 괴상화가 발생하기 어렵게 되는 것을 확인할 수 있었다.
또, 이하의 표 1에, 통상의 결정 조성비에서의 여러 가지의 재료의 용융 실리콘과의 접촉각을 기재한다.
재료 접촉각
SiC(1:1) 약 40°
Si3N4 약 50°
SiO2 약 90°
BN(1:1) 약 150°
흑연 약 150°
상기 표 1로부터, 통상의 결정 조성비이면, SiC 막이 용융 실리콘과의 접촉각이 45° 이하인 것을 알 수 있다. 이에 따라, 비정질 실리콘막의 하면에 접하도록 SiC 막을 형성한 경우에는, 용융 실리콘의 접촉각을 45° 이하로 할 수 있기 때문에, 용융 실리콘의 괴상화를 발생시키기 어렵게 하는 것이 가능하다. 또한, 실리콘 질화막(SiN 막)은, 통상의 결정 조성비(Si3N4)이면, 용융 실리콘과의 접촉각이 45°보다 큰 (50°)인 것을 알 수 있다.
다음에, 도 6 및 도 11∼도 13을 참조하여, 용융 실리콘과의 접촉각을 45° 이하로 하는 데 적합한 SiNx막의 제조 조건을 조사하기 위해서 행한 실험에 대하여 설명한다. 일반적으로, 플라즈마 CVD법 등에 의해 제작된 질화 규소(SiN)는, SiNx이라 표기된다. 이 플라즈마 CVD법 등에 의해 제작된 질화 규소는, Si3N4이외에도 여러 가지의 조성비를 가짐과 함께, 수소를 수 퍼센트 함유하는 것도 있다. 그리고, 이러한 플라즈마 CVD법 등에 의해 제작된 SiNx막의 용융 실리콘과의 접촉각은, SiNx막의 조성비나 수소 함유량에 따라서 변화한다. 또한, SiNx막의 조성비나 수소 함유량은, SiNx막의 제조 조건에 따라서 변화한다.
우선, 도 6에 도시한 제1 실시 형태의 제조 방법에 따른 구조와 마찬가지의 구조를 가짐과 함께, SiNx막의 제조 조건(플라즈마 CVD 조건)만이 상이한 2 종류의 시료(시료1 및 시료2)를 제작하였다. 또, SiNx막 이외의 막의 제조 조건은, 상기한 제1 실시 형태에 따른 제조 조건과 마찬가지이다. 그리고, SiNx막 상에 형성한 비정질 실리콘층을 YAG 레이저를 조사함으로써 용융시킨 후, 응집한 응집 실리콘의SiNx막에 대한 접촉각을 측정함으로써, SiNx막의 용융 실리콘과의 접촉각을 측정하였다. 이하, 그 측정 결과에 대하여 설명한다.
우선, 시료1에 따른 SiNx막을 이하의 표 2에 기재하는 플라즈마 CVD 조건 하에서 제작하였다.
기판 온도 400 ℃
압력 700 Pa
유량비(SiH4:NH3:N2) 1:1:50
파워 밀도 1.4 W/㎠
상기 표 2에 기재하는 조건 하에서 제작한 시료1에 따른 SiNx막에서는, 용융 실리콘과의 접촉각은, 45° 이상이었다.
다음에, 시료2에 따른 SiNx막을 이하의 표 3에 기재하는 플라즈마 CVD 조건 하에서 제작하였다.
기판 온도 400 ℃
압력 700 Pa
유량비(SiH4:NH3:N2) 1:1:50
파워 밀도 1.4 W/㎠
상기 표 3에 기재하는 조건 하에서 제작한 시료2에 따른 SiNx막에서는, 용융 실리콘과의 접촉각은, 약 30°∼약 45° 이었다.
상기 시료1 및 시료2의 측정 결과로부터, SiNx막의 용융 실리콘과의 접촉각을 45° 이하로 하기 위해서는, SiNx막의 플라즈마 CVD 조건은, 시료2에 따른 SiNx막의 플라즈마 CVD 조건(기판 온도: 400 ℃∼450 ℃, 압력: 700 Pa, 유량비 SiH4:NH3:N2= 2:1:100∼2:2:100, 파워 밀도: 2 W/㎠)으로 하는 것이 바람직한 것을 알았다. 이 시료2에 따른 SiNx막의 플라즈마 CVD 조건에서는, 시료1에 따른 SiNx막의 플라즈마 CVD 조건과 비교하여, 암모니아 가스의 유량비를 크게 하고 있음과 함께, 파워 밀도를 높게 하고 있다.
또한, 시료2와 같이, 표 2에 기재하는 조건 하에서 제작함으로써, 용융 실리콘과의 접촉각이 45° 이상으로 된 경우에도, 용융 실리콘과 접촉하는 SiNx막의 표면에 요철을 형성함으로써, 접촉각을 45° 이하로 하는 것이 가능하다. 이하에, 그 원리를 설명한다. 우선, 도 11에 도시한 바와 같이, 용융 실리콘과 분위기와의 사이에 작용하는 표면장력, 용융 실리콘과 SiNx막과의 사이에 작용하는 표면장력 및 SiNx막과 분위기와의 사이에 작용하는 표면장력을, 각각, γ1, γ2 및 γ3으로 한다. 또한, SiNx막의 표면에 요철을 형성하지 않은 상태(표면이 평탄한 상태)에서의, 용융 실리콘과 SiNx막과의 접촉각을 θo로 한다. 이 경우, γ1, γ2, γ3 및 θo의 관계는, 이하의 수학식 1과 같이 나타내어진다.
상기 수학식 1을 변형하면, 다음의 수학식 2와 같이 나타낼 수 있다.
여기서, 도 12에 도시한 바와 같이, SiNx막의 표면에 요철이 형성된 경우에는, SiNx막의 표면적이 커지기 때문에, 그것에 비례하여, 용융 실리콘과 SiNx막과의 사이에 작용하는 표면장력 γ2 및 SiNx막과 분위기와의 사이에 작용하는 표면장력 γ3이 커진다. 예를 들면, SiNx막의 표면에 요철이 형성됨으로써 SiNx막의 표면적이 SiNx막의 표면이 평탄한 경우의 z 배(z>1)가 되었다고 하면, 표면장력 γ2 및 표면장력 γ3은 z 배가 된다. 따라서, 도 12에 도시한 바와 같이 SiNx막의 표면에 요철이 형성된 경우의 용융 실리콘의 접촉각을 θγ라고 하면, 상기 수학식 2로부터, γ1, γ2, γ3 및 θγ정의 관계는, 이하의 수학식 3과 같이 나타낼 수 있다.
γ상기 수학식 2 및 상기 수학식 3으로부터, SiNx막의 표면이 평탄한 경우의 용융 실리콘의 접촉각 θo와 SiNx막의 표면에 요철이 형성된 경우의 용융 실리콘의 접촉각 θγ과의 관계는, 다음의 수학식 4와 같이 나타낼 수 있다.
또한, 상기 수학식 4로부터 접촉각 θo와 접촉각 θγ과의 관계는, 도 13과 같이 나타낼 수 있다. 도 13으로부터, 접촉각 θ이 90° 미만인 경우에는, SiNx막의 표면에 요철이 형성된 경우의 접촉각 θγ은, SiNx막의 표면이 평탄한 경우의 접촉각 θo보다도 작아지는 것을 알 수 있다. 이와 같이 SiNx막의 표면이 평탄한 상태에서 용융 실리콘의 접촉각이 90° 미만인 경우에는, SiNx막의 표면에 요철을 형성함으로써, 용융 실리콘의 접촉각을 작게 할 수 있다고 생각된다. 또한, SiNx막의 표면에 요철을 형성하기 위한 방법으로서는, 에칭 등을 이용할 수 있다. 예를 들면, 이하의 표 4에 기재하는 에칭 조건에 따라, SiNx막의 표면을 엣칭함으로써, 용융 실리콘과의 접촉각을 작게 하기 위한 요철을 형성할 수 있다.
에칭 조건
기판 온도 15 ℃ ~ 30 ℃
압력 7 Pa ~ 25 Pa
유량비(NF3:Ar) 1:5 ~ 1:10
파워 밀도 1 W/㎠ ~ 2 W/㎠
또한, 제1 실시 형태에서는, 상기한 바와 같이, 연속 발진형의 YAG 레이저의 기본파를 조사함으로써 결정화를 행함으로써, 고조파를 이용하는 경우에 비교하여, 레이저 출력을 크게 할 수 있으므로, 생산성(처리량)을 향상시킬 수 있다.
또한, 제1 실시 형태에서는, 연속 발진형 YAG 레이저의 기본파는, 비정질 실리콘막(6)에 흡수되기 어려운 한편, Mo로 이루어지는 흡수막(3)에는 흡수되기 쉽기 때문에, 흡수막(3)에 효율적으로 레이저광을 흡수시킬 수 있다. 이에 따라서도, 흡수막(3)을 효율적으로 가열하는 것이 가능하기 때문에, 비정질 실리콘막(6)의 결정화를 보다 효율적으로 행할 수 있다.
또한, 제1 실시 형태에서는, 연속 발진형의 YAG 레이저 빔(100)이 조사된 흡수막(3)의 발열을 이용하여 비정질 실리콘막(6)을 간접적으로 가열함으로써 결정화를 행함으로써, 흡수막(3)에 조사되는 연속 발진형의 YAG 레이저빔에 어느 정도 변동이 있다고 해도, 흡수막(3)으로부터 열이 비정질 실리콘막(6)에 전도될 때에, 열의 변동을 완화할 수 있다. 이에 따라, 거대한 결정립 또는 단결정을 수율을 저하시키지 않고 형성할 수 있다.
또한, 제1 실시 형태에서는, 비정질 실리콘막(6)의 결정화 후에, 흡수막(3)을 액정 표시 장치 또는 유기 EL 표시 장치의 화소부의 블랙매트릭스(BM)로서 유용할 수 있음과 함께, 흡수막(3)을 기판 바이어스 플레이트로서 유용할 수 있으므로, 흡수막(3)을 제거하는 공정과 블랙매트릭스 및 기판 바이어스 플레이트를 새롭게 형성하는 공정을 생략할 수 있다. 그 결과, 제조 프로세스를 간략화할 수 있다.
(제2 실시 형태)
도 14 및 도 15는, 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 도 14 및 도 15를 참조하여, 이 제2 실시 형태에서는, 상기 제1 실시 형태와 달리, 상측으로부터 레이저빔을 조사하는 경우에 대해설명한다.
우선, 도 14에 도시한 바와 같이, 감압 CVD법을 이용하여, 유리 기판(11) 상에, SiO2막(실리콘 산화막)(12)을 약 300 ㎚의 두께로 형성한다. 이 실리콘 산화막(12)은, 유리 기판(11)에의 열의 전달을 완화하기 위한 버퍼층으로서 기능한다. 그 후, 플라즈마 CVD법을 이용하여, 실리콘 산화막(12) 상에, SiNx막(13)을 약 20 ㎚의 두께로 형성한다. 여기서, SiNx막(13)은, 용융 실리콘과의 접촉각이 45° 이하이고, 또한, SiO2막보다도 용융 실리콘과의 접촉각이 작다. 또, SiNx막(13)은, 본 발명의 「제1 막」의 일례이다. 그 후, SiNx막(13) 상에, 감압 CVD법을 이용하여, 비정질 실리콘막(14)을 약 50 ㎚의 두께로 형성한다. 또, 비정질 실리콘막(14)은, 본 발명의 「반도체층」의 일례이다. 이 후, 비정질 실리콘막(14)을 소정의 형상으로 패터닝한다.
다음에, 비정질 실리콘막(14)을 덮도록, SiO2막으로 이루어지는 게이트 절연막(15)을 형성한다. 스퍼터링법을 이용하여, 게이트 절연막(15) 상의 소정 영역에, Mo로 이루어지는 흡수막(16)을 약 50 ㎚의 두께로 형성한다. 이 후, 유리 기판(1)의 위쪽으로부터, 연속 발진형의 YAG 레이저의 기본파를 조사함으로써, 비정질 실리콘막(14)의 결정화를 행한다. 이 경우의 레이저 조사 조건은, 레이저 출력: 약 400 W, 주사 속도: 약 1 ㎧ 이다.
다음에, 흡수막(16)을 패터닝함으로써, 도 15에 도시한 바와 같이, 게이트전극(16a)을 형성한다. 게이트 전극(16a)을 마스크로 하여, 결정화된 실리콘막(14a)에, 불순물을 주입함으로써, LDD 구조를 갖는 한 쌍의 소스/드레인 영역(14b)을 형성한다. 그리고, 주입한 불순물을 활성화하기 위해서, 결정화의 경우와 마찬가지로, 연속 발진형의 YAG 레이저에 의한 조사를 행한다. 이에 따라, 한 쌍의 소스/드레인 영역(14b)과, 게이트 절연막(15)과, 게이트 전극(16a)으로 이루어지는 제2 실시 형태에 따른 다결정 실리콘 TFT이 형성된다.
제2 실시 형태에서는, 상기한 바와 같이, SiNx막(13)과 유리 기판(11)과의 사이에, SiO2막(12)으로 이루어지는 버퍼층을 큰 두께(약 300 ㎚)로 형성함으로써, SiNx막(13)에 의해 용융 실리콘의 괴상화를 억제하면서, 버퍼층에 의해 열 충격에 기인하는 유리 기판(1)의 크랙이나 왜곡 등의 발생을 억제할 수 있다.
또한, 제2 실시 형태에서는, 상기한 바와 같이, 흡수막(16)을 게이트 전극(16a)으로서 유용할 수 있으므로, 흡수막(16)을 제거하는 공정 및 게이트 전극을 새롭게 형성하는 공정을 생략할 수 있다.
또한, 제2 실시 형태에서는, 상기 제1 실시 형태와 마찬가지로, 용융 실리콘과의 접촉각이 45° 이하인 SiNx막(실리콘 질화막)(13)의 상면 상에 접촉하도록 비정질 실리콘막(14)을 형성한 후, 비정질 실리콘막(14)을 용융하고 결정화를 행함으로써, 비정질 실리콘막(14)이 용융할 때에, 용융 실리콘과의 접촉각이 작은 SiNx막(13)에 의해 비정질 실리콘막(14)과 SiNx막(13)과의 계면 에너지가 작아지기 때문에, 용융 실리콘과 SiNx막(13)과의 습윤성을 향상시킬 수 있다. 이에 따라, 비정질 실리콘막(14)이 용융한 상태에서 괴상화하는 것을 억제하는 것이 가능하다.
또, 제2 실시 형태의 그 밖의 효과는, 상기 제1 실시 형태와 마찬가지이다.
또, 이번에 개시된 실시 형태는, 모든 점에서 예시이고 제한적인 것이 아니라고 생각돼야 된다. 본 발명의 범위는, 상기한 실시 형태의 설명이 아니라 특허 청구의 범위에 의해서 기술되고, 또한 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함된다.
예를 들면, 상기 실시 형태에서는, 용융 실리콘과의 접촉각이 45° 이하인 막의 예로서, SiNx막(실리콘 질화막)을 이용하였지만, 본 발명은 이것에 한정되지 않고, 다른 막을 이용하여도 된다. 예를 들면, SiON 등의 절연막이나, SiC 등의 반도체가 생각된다.
또한, 상기 실시 형태에서는, 비정질 실리콘막의 하면에 접촉하도록, SiNx막(실리콘 질화막)을 형성하였지만, 본 발명은 이것에 한정되지 않고, 비정질 실리콘막의 상면 또는 상하 양면에 접촉하도록, SiNx막(실리콘 질화막)을 형성해도 된다.
또한, 상기 실시 형태에서는, 연속 발진형의 YAG 레이저를 이용하였지만, 본 발명은 이것에 한정되지 않고, 적외선 레이저이면, 다른 레이저를 이용하여도 된다. 예를 들면, 반도체 레이저나, 글래스 레이저, YVO4레이저 등이 생각된다. 또한, 연속 발진형 레이저에 대신하여, 연속 가열이 가능한 고주파, 마이크로파, 램프광을 이용하여도 된다. 이들의 연속 발진형 레이저, 고주파, 마이크로파, 램프광 등을 총칭하여, 본 발명에서는, 「전자파」라고 한다.
또한, 상기 실시 형태에서는, 소스/드레인 영역의 불순물의 활성화를, 연속 발진형 YAG 레이저를 이용하여 행하는 예를 나타내었지만, 본 발명은 이것에 한정되지 않고, 소스/드레인 영역의 불순물의 활성화를, ELA(엑시머 레이저 어닐링)법, RTA(Rapid Thermal Annealing)법, 또는, 비교적 저온의 어닐링법에 의해서 행하도록 하여도 된다.
또한, 상기 실시 형태에서는, Mo로 이루어지는 흡수막을 이용한 예를 기술하였지만, 본 발명은 이것에 한정되지 않고, 고융점 금속이나 합금 그 밖의 도전막 등도 흡수막으로서 사용 가능하다.
본 발명에 따르면, 실리콘층의 패터닝을 행하지 않고, 실리콘층의 괴상화를 억제하는 것이 가능한 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (21)

  1. 용융 실리콘과의 접촉각이 45° 이하인 제1 막의 상면 및 하면 중 적어도 한쪽에 접촉하도록, 실리콘층을 형성하는 공정과,
    연속 발진 전자파를 이용하여 상기 실리콘층을 가열함으로써 용융시킨 후, 상기 실리콘층의 결정화를 행하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 막은 실리콘 산화막보다도 용융 실리콘과의 접촉각이 작은 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 막은 용융 실리콘과의 접촉각이 45° 이하인 SiNx막 및 SiCN 막 중 적어도 어느 한쪽을 포함하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 제1 막은 SiC 막을 포함하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 실리콘층의 위 및 아래 중 어느 한쪽에, 절연층을 개재하여, 흡수막을 형성하는 공정과,
    상기 흡수막에 연속 발진형 레이저를 조사함으로써 상기 흡수막을 발열시켜, 그 열을 이용하여 상기 반도체층의 결정화를 행하는 공정
    을 더 구비하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 연속 발진형 레이저는, 0.75 ㎛ 이상 2.0 ㎛ 이하의 파장을 갖는 적외선 레이저를 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 연속 발진형 레이저는, 연속 발진형 YAG 레이저를 포함하는 반도체 장치의 제조 방법.
  8. 제5항에 있어서,
    상기 흡수막은, Mo를 포함하는 재료로 이루어지는 반도체 장치의 제조 방법.
  9. 제5항에 있어서,
    상기 흡수막을 형성하는 공정 후에, 상기 흡수막을 패터닝함으로써 게이트전극을 형성하는 공정을 더 구비하는 반도체 장치의 제조 방법.
  10. 제5항에 있어서,
    흡수막을 형성하는 공정은, 표시 장치의 화소부의 차광막으로서 유용 가능하도록 미리 패터닝하는 공정을 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 흡수막을 표시 장치의 화소부의 차광막으로서 유용 가능하도록 미리 패터닝하는 공정은, 상기 흡수막에 매트릭스 형상의 구멍을 패터닝하는 공정을 포함하는 반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 실리콘층의 결정화를 행하는 공정은, 상기 연속 발진형 레이저의 기본파를 이용하여 상기 실리콘층을 가열하는 공정을 포함하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서,
    상기 실리콘층을 형성하는 공정은, 상기 제1 막의 상면 상에 접촉하도록 실리콘층을 형성하는 공정을 포함하고,
    상기 실리콘층의 형성에 앞서서, 기판 위에, 상기 기판에의 열의 전달을 완화하기 위한 버퍼층을 개재하여, 상기 제1 막을 형성하는 공정을 더 구비하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 버퍼층은, 실리콘 산화막을 포함하는 반도체 장치의 제조 방법.
  15. 제1항에 있어서,
    상기 실리콘층에 불순물을 주입함으로써 상기 실리콘층에 소스/드레인 영역을 형성하는 공정과,
    상기 연속 발진 전자파를 이용하여 상기 소스/드레인 영역의 불순물의 활성화를 행하는 공정을 더 구비하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 실리콘층에 소스/드레인 영역을 형성하는 공정에 앞서서, 상기 실리콘층의 위에 패터닝된 게이트 전극을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 실리콘층의 소스/드레인 영역 중의 한쪽과, 상기 흡수막과의 사이에 바이어스 전압을 인가하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  18. 제1항에 있어서,
    상기 실리콘층을 형성하는 공정에 앞서서, 상기 실리콘층이 형성되는 상기 제1 막의 표면에 요철을 형성하는 공정을 더 구비하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 요철을 형성하는 공정은, 상기 제1 막의 표면을 엣칭함으로써 상기 제1 막의 표면에 요철을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  20. 제1항에 있어서,
    상기 용융 실리콘과의 접촉각이 45° 이하인 제1 막은, 플라즈마 CVD법을 이용하여 형성한 SiNx막인 반도체 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 SiNx막은, SiH4가스와 NH3가스와 N2가스와의 유량비를, 2:1:100∼2:2:100으로 설정한 상태에서 플라즈마 CVD법에 의해 형성되어 있는 반도체 장치의 제조 방법.
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