KR20040017877A - 미세 패턴을 갖는 반도체소자의 형성방법 - Google Patents

미세 패턴을 갖는 반도체소자의 형성방법 Download PDF

Info

Publication number
KR20040017877A
KR20040017877A KR1020020049799A KR20020049799A KR20040017877A KR 20040017877 A KR20040017877 A KR 20040017877A KR 1020020049799 A KR1020020049799 A KR 1020020049799A KR 20020049799 A KR20020049799 A KR 20020049799A KR 20040017877 A KR20040017877 A KR 20040017877A
Authority
KR
South Korea
Prior art keywords
film
line width
semiconductor substrate
forming
photoresist pattern
Prior art date
Application number
KR1020020049799A
Other languages
English (en)
Inventor
강희수
김성봉
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020020049799A priority Critical patent/KR20040017877A/ko
Publication of KR20040017877A publication Critical patent/KR20040017877A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

미세 패턴을 갖는 반도체 소자의 형성방법을 제공한다. 이 방법은 기판 상에 소정의 선폭을 갖는 예비 감광막 패턴을 형성하는 것을 구비한다. 예비 감광막 패턴을 등방성 식각하여 특정의 선폭을 갖는 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 하여 기판의 일부를 식각한다. 이때, 감광막 패턴 하부의 기판 일부가 돌출된 돌출부가 형성된다. 감광막 패턴을 제거하고, 돌출부를 갖는 반도체기판 상에 하드마스크막을 형성한다. 하드마스크막을 돌출부의 상부면이 노출될때까지 평탄화하고, 평탄화된 하드마스크막을 마스크로 사용하여 돌출부 및 기판을 연속적으로 식각하여 식각된 기판의 표면으로 부터 소정의 깊이를 갖는 트렌치를 형성한다. 이때, 트렌치의 양 측벽 사이의 간격은 특정의 선폭과 같고, 특정의 선폭은 소정의 선폭보다 작다. 기판은 반도체기판 또는 반도체기판 상에 형성된 층간절연막일 수 있다.

Description

미세 패턴을 갖는 반도체소자의 형성방법{Method of forming semiconductor device having fine pattern}
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히, 미세 패턴을 갖는 반도체 소자의 형성방법에 관한 것이다.
반도체 소자를 이루는 물질막을 패터닝하는 방법은 일반적으로, 물질막 상에 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 사용하여 물질막을 식각한다. 감광막 패턴은 물질막 상에 형성된 감광막을 노광장비를 사용하여 형성한다. 통상, 노광장비에서 형성할 수 있는 감광막 패턴의 최소 선폭(또는 간격)은 노광장비에사용되는 광원의 1/2파장이다. 반도체 소자의 고집적화 경향에 따라, 감광막 패턴의 최소 선폭(또는 간격)보다 작은 선폭(또는 간격)을 갖는 패턴들을 패터닝 하는 것이 요구되기도 한다. 이에 따라, 이러한 패턴들을 패터닝하는 방법에 대한 연구가 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 노광장비가 패터닝할 수 있는 감광막 패턴의 최소 선폭(또는 간격)보다 작은 미세 패턴을 갖는 반도체소자의 형성방법을 제공하는데 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 미세 패턴을 갖는 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 7 내지 도 10, 도 11a 및 도 12는 본 발명의 다른 실시예에 따른 미세 패턴을 갖는 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 11b는 도 11a의 배선 도전막을 형성하는 다른 방법을 설명하기 위한 단면도이다.
상술한 기술적 과제를 해결하기 위한 미세 패턴을 갖는 반도체소자의 형성방법을 제공한다. 이 방법은 반도체기판에 소정의 선폭을 갖는 예비 감광막 패턴을 형성하는 단계를 포함한다. 상기 예비 감광막 패턴을 등방성식각하여 특정의 선폭을 갖는 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 사용하여 상기 반도체기판의 일부를 식각한다. 이때, 상기 감광막 패턴의 하부에 상기 반도체기판의 일부가 돌출된 돌출부를 형성한다. 상기 감광막 패턴을 제거하여 상기 돌출부의 상부면을 노출시키고, 상기 돌출부를 갖는 반도체기판 상에 상기 반도체기판에 대하여 식각선택비를 갖는 하드마스크막을 형성한다. 상기 하드마스크막을 상기 돌출부의 상부면이 노출될때가지 평탄화시키고, 상기 평탄화된 하드마스크막을 마스크로 사용하여 상기 돌출부 및 상기 식각된 반도체기판을 연속적으로 식각하여 상기 식각된 반도체기판의 표면으로 부터 소정의 깊이를 갖는 트렌치를 형성한다. 이때,상기 트렌치의 양 측벽 사이의 간격은 상기 특정의 선폭과 같고, 상기 특정의 선폭은 상기 소정의 선폭보다 작다.
본 발명은 다른 형태로 구현될 수 있다. 본 발명의 다른 형태에 따른 형성방법은 반도체기판 상에 층간절연막을 형성하는 것을 포함한다. 상기 층간절연막 상에 소정의 선폭을 갖는 예비 감광막 패턴을 형성하고, 상기 예비 감광막 패턴을 등방성식각하여 특정의 선폭을 갖는 감광막 패턴을 형성한다. 상기 감광막 패턴을 마스크로 사용하여 상기 층간절연막의 일부를 식각한다. 이때, 상기 감광막 패턴의 하부에 상기 층간절연막의 일부가 돌출된 돌출부를 형성한다. 상기 감광막 패턴을 제거하여 상기 돌출부의 상부면을 노출시키고, 상기 돌출부를 갖는 반도체기판 상에 상기 층간절연막에 대하여 식각선택비를 갖는 하드마스크막을 형성한다. 상기 하드마스크막을 상기 돌출부의 상부면이 노출될때까지 평탄화시키고, 상기 평탄화된 하드마스크막을 마스크로 사용하여 상기 돌출부 및 상기 식각된 층간절연막을 연속적으로 식각하여 상기 식각된 층간절연막의 표면으로 부터 소정의 깊이를 갖는 배선 트렌치를 형성한다. 이때, 상기 배선 트렌치의 양 측벽 사이의 간격은 상기 특정의 선폭과 같고, 상기 특정의 선폭은 상기 소정의 선폭보다 작다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 미세 패턴을 갖는 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 반도체기판(10) 상에 소정의 선폭(a)을 갖는 예비 감광막 패턴(11)을 형성한다. 상기 예비 감광막 패턴(11)은 상기 반도체기판(10) 상에 형성된 감광막을 노광장비를 사용하여 형성한 것이다. 상기 소정의 선폭(a)은 상기 노광장비가 형성할 수 있는 최소 선폭인 것이 바람직하다.
상기 예비 감광막 패턴(11)을 등방성식각하여 특정의 선폭(b)을 갖는 감광막 패턴(11a)을 형성한다. 이때, 상기 특정의 선폭(b)은 상기 소정의 선폭(a)에 비하여 작다. 또한, 상기 감광막 패턴(11a)은 등방성 식각으로 형성되는 것에 기인하여, 상기 예비 감광막 패턴(11) 보다 낮은 높이를 갖는다.
상기 감광막 패턴(11a)을 마스크로 사용하여 상기 반도체기판(10)의 일부를 식각하여 식각된 반도체기판(10a)을 형성한다. 이때, 상기 감광막 패턴(11a) 하부에는 상기 반도체기판(10)의 일부가 돌출된 돌출부(13)가 형성된다. 상기 돌출부(13)는 상기 감광막 패턴(11a)에 기인하여, 상기 특정의 선폭(b)을 갖으며, 상기 식각된 반도체기판(10a)으로 부터 소정의 높이를 갖는다.
도 3 및 도 4를 참조하면, 상기 감광막 패턴(13a)을 에슁(eching)공정 등으로 제거하여 상기 돌출부(13)의 상부면을 노출시키고, 상기 반도체기판(10) 전면에 하드마스크막(15)을 형성한다. 상기 하드마스크막(15)은 상기 반도체기판(10)에 대하여 식각선택비를 갖는 물질막으로 형성한다. 상기 하드마스크막(15)은 질화막, 텅스텐막, 티타늄/티타늄질화막 및 티타늄질화막으로 이루어진 일군에서 선택된 적어도 하나로 형성하는 것이 바람직하다. 상기 하드마스크막(15)을 형성하기 전에, 상기 반도체기판(10) 상에 버퍼절연막(미도시함)을 더 형성할 수 있다.
상기 하드마스크막(15)을 상기 돌출부(13)의 상부면이 노출될때까지 평탄화시키어 평탄화된 하드마스크막(15a)을 형성한다. 이때, 상기 평탄화 공정은 화학적기계적 연마공정으로 진행할 수 있다.
도 5 및 도 6을 참조하면, 상기 평탄화된 하드마스크막(15a)을 마스크로 사용하여 상기 돌출부(13) 및 상기 식각된 반도체기판(10a)을 연속적으로 식각하여 상기 식각된 반도체기판(10a)의 표면으로 부터 소정의 깊이를 갖는 트렌치(17)를 형성한다. 이때, 상기 돌출부(13)에 기인하여, 상기 트렌치(17)의 양 측벽 사이의 간격은 상기 특정의 선폭(b)과 같게 형성된다. 이로 인하여, 상기 트렌치(17)는 노광장비가 형성할 수 있는 최소 선폭(또는 간격,a)의 감광막 패턴 보다 작은 간격을 갖도록 형성할 수 있다. 상기 트렌치(17) 형성을 위한 식각은 이방성 식각으로 형성하는 것이 바람직하다.
상기 트렌치(17) 내부 측벽 및 바닥에 식각으로 손상된 반도체기판의 결정을 치유하기 위한 열산화막(미도시함)을 형성할 수 있다. 상기 트렌치(17)를 갖는 반도체기판(10a) 전면에 소자분리절연막(19)을 형성하고, 상기 소자분리절연막(19)및 상기 평탄화된 하드마스크막(15a)을 상기 식각된 반도체기판(10a)의 표면이 노출되도록 식각하여 상기 트렌치 내부(17)를 채우는 소자분리막(19a)을 형성한다.
본 발명의 다른 실시예에 따른 반도체 소자의 형성방법은 상술한 일실시예와 유사하나, 다른 실시예에서는 층간절연막 내에 배선을 형성하는 방법을 설명한다.
도 7 내지 도 10, 도 11a 및 도 12는 본 발명의 다른 실시예에 따른 미세 패턴을 갖는 반도체 소자의 형성방법을 설명하기 위한 단면도들이고, 도 11b는 도 11a의 배선 도전막을 형성하는 다른 방법을 설명하기 위한 단면도이다.
도 7 및 도 8을 참조하면, 반도체기판(100) 상에 층간절연막(101)을 형성한다. 상기 층간절연막(101)은 일반적인 층간절연막으로 사용되는 실리콘산화막, 예컨대, CVD 실리콘산화막으로 형성하는 것이 바람직하다. 상기 층간절연막(101) 상에 소정의 선폭(a)을 갖는 예비 감광막 패턴(103)을 형성한다. 이때, 상기 소정의 선폭(a)은 노광장비가 형성할 수 있는 최소 선폭인 것이 바람직하다.
상기 예비 감광막 패턴(103)을 등방성 식각하여 특정의 선폭(b)을 갖는 감광막 패턴(103a)을 형성한다. 상기 특정의 선폭(b)은 상기 소정의 선폭(a) 보다 작다. 즉, 상기 감광막 패턴(103a)은 상기 노광장비가 형성할 수 있는 최소 선폭(a)보다 작은 특정의 선폭(b)을 갖는다.
상기 감광막 패턴(103a)을 마스크로 사용하여 상기 층간절연막(101)의 일부를 식각하여 식각된 층간절연막(101a)을 형성한다. 이때, 상기 감광막 패턴(103a) 하부에 상기 층간절연막(101)의 일부가 돌출된 돌출부(105)가 형성된다. 상기 돌출부(105)는 상기 감광막 패턴(103a)에 기인하여 상기 특정의 선폭(b)을 갖는다. 상기 돌출부(105)는 상기 식각된 층간절연막(101a)의 표면으로 부터 소정의 높이로 돌출된다.
도 9 및 도 10을 참조하면, 상기 감광막 패턴(103a)을 식각하여 상기 돌출부(105)의 상부면을 노출시키고, 상기 노출된 상부면을 갖는 돌출부(105)를 포함하는 반도체기판(100) 전면 상에 하드마스크막(107)을 형성한다. 상기 하드마스크막(107)은 상기 식각된 층간절연막(101a)에 대하여 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 상기 하드마스크막(107)은 질화막, 실리콘탄화막(SiC), 폴리실리콘막, 텅스텐막, 티타늄/티타늄질화막 및 티타늄질화막으로 이루어진 일군에서 선택된 적어도 하나로 형성하는 것이 바람직하다.
상기 하드마스크막(107)을 상기 돌출부(105)의 상부면이 노출될때까지 평탄화시키어 평탄화된 하드마스크막(107a)을 형성한다. 상기 평탄화된 하드마스크막(107a)은 화학적기계적 연마공정으로 평탄화하여 형성시킬수 있다.
도 11a, 도 11b 및 도 12를 참조하면, 상기 평탄화된 하드마스크막(107a)을 마스크로 사용하여 상기 노출된 돌출부(105) 및 상기 식각된 층간절연막(101a)을 연속적으로 식각하여 상기 식각된 층간절연막(101a)의 표면으로 부터 소정의 깊이를 갖는 배선 트렌치(109)를 형성한다. 상기 배선 트렌치(109)는 상기 돌출부(105)에 기인하여, 양 측벽 사이의 간격이 상기 특정의 선폭(b)과 같다. 이로 인하여, 상기 배선 트렌치(109)는 노광장비가 형성할 수 최소 선폭(또는 간격)보다 작은 간격을 갖도록 형성할 수 있다.
상기 배선 트렌치(109)의 내부를 채우는 배선 도전막(111)을반도체기판(100) 전면에 형성하고, 상기 배선 도전막(111) 및 상기 평탄화된 하드마스크막(107a)을 상기 식각된 층간절연막(101a)의 표면이 노출될때까지 평탄화하여 상기 배선 트렌치(109)의 내부에 배선(111a)을 형성한다. 이와는 달리, 도 11b에 도시된 바와 같이, 상기 배선 도전막(111)을 형성하기 전에, 상기 평탄화된 하드마스크막(107a)을 상기 식각된 층간절연막(101a)의 표면이 노출될때까지 평탄화시키어 제거할 수 있다. 이때에는, 상기 배선도전막(111)이 상기 배선 트렌치(109) 내부 및 상기 식각된 층간절연막(101a) 상에 형성된다. 상기 배선 도전막(111)을 상기 식각된 층간절연막(101a)이 노출될때까지 평탄화시키어 상기 트렌치(109) 내부에 상기 배선(111a)을 형성한다.
결과적으로, 상기 배선(111a)은 상기 트렌치(109) 내부에 형성됨으로 인하여, 노광장비가 형성할 수 있는 최소 선폭(또는 간격)의 감광막 패턴 보다 작은 선폭을 갖도록 형성할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 노광장비가 형성할 수 있는 최소 선폭을 갖는 예비 감광막 패턴을 등방성 식각하여 상기 최소 선폭보다 작은 선폭을 갖는 감광막 패턴을 형성한다. 상기 감광막 패턴을 이용하여 노광장비가 형성할 수 있는 최소 선폭의 감광막 패턴 보다 작은 패턴을 갖는 반도체 소자를 형성할 수 있다.

Claims (10)

  1. 반도체기판에 소정의 선폭을 갖는 예비 감광막 패턴을 형성하는 단계;
    상기 예비 감광막 패턴을 등방성 식각하여 특정의 선폭을 갖는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 사용하여 상기 반도체기판의 일부를 식각하되, 상기 감광막 패턴의 하부에 상기 반도체기판의 일부가 돌출된 돌출부를 형성하는 단계;
    상기 감광막 패턴을 제거하여 상기 돌출부의 상부면을 노출시키는 단계;
    상기 돌출부를 갖는 반도체기판 상에 상기 반도체기판에 대하여 식각선택비를 갖는 하드마스크막을 형성하는 단계;
    상기 하드마스크막을 상기 돌출부의 상부면이 노출될때까지 평탄화시키는 단계; 및
    상기 평탄화된 하드마스크막을 마스크로 사용하여 상기 돌출부 및 식각된 반도체기판을 연속적으로 식각하여 상기 식각된 반도체기판의 표면으로 부터 소정의 깊이를 갖는 트렌치를 형성하는 단계를 포함하되, 상기 트렌치의 양 측벽 사이의 간격은 상기 특정의 선폭과 같고, 상기 특정의 선폭은 상기 소정의 선폭보다 작은 것을 특징으로 하는 반도체 소자의 형성방법.
  2. 제 1 항에 있어서,
    상기 예비 감광막 패턴의 소정의 선폭은 노광장비가 형성할 수 있는 최소선폭인 것을 특징으로 하는 반도체 소자의 형성방법.
  3. 제 1 항에 있어서,
    상기 하드마스크막은 질화막, 텅스텐막, 티타늄/티타늄질화막 및 티타늄질화막으로 이루어진 일군에서 선택된 적어도 하나로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  4. 제 1 항에 있어서,
    상기 트렌치를 형성한 후에,
    상기 반도체기판 상에 상기 트렌치 내부를 채우는 소자분리 절연막을 형성하는 단계; 및
    상기 소자분리 절연막 및 상기 평탄화된 하드마스크막을 상기 식각된 반도체기판이 노출될때까지 평탄화시키어 상기 트렌치 내부를 채우는 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  5. 반도체기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 소정의 선폭을 갖는 예비 감광막 패턴을 형성하는 단계;
    상기 예비 감광막 패턴을 등방성 식각하여 특정의 선폭을 갖는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 사용하여 상기 층간절연막의 일부를 식각하되, 상기 감광막 패턴의 하부에 상기 층간절연막의 일부가 돌출된 돌출부를 형성하는 단계;
    상기 감광막 패턴을 제거하여 상기 돌출부의 상부면을 노출시키는 단계;
    상기 돌출부를 갖는 반도체기판 상에 상기 식각된 층간절연막에 대하여 식각선택비를 갖는 하드마스크막을 형성하는 단계;
    상기 하드마스크막을 상기 돌출부의 상부면이 노출될때까지 평탄화시키는 단계; 및
    상기 평탄화된 하드마스크막을 마스크로 사용하여 상기 돌출부 및 상기 식각된 층간절연막을 연속적으로 식각하여 상기 식각된 층간절연막의 표면으로 부터 소정의 깊이를 갖는 배선 트렌치를 형성하는 단계를 포함하되, 상기 배선 트렌치의 양 측벽 사이의 간격은 상기 특정의 선폭과 같고, 상기 특정의 선폭은 상기 소정의 선폭보다 작은 것을 특징으로 하는 반도체 소자의 형성방법.
  6. 제 5 항에 있어서,
    상기 층간절연막은 CVD 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  7. 제 5 항에 있어서,
    상기 예비 감광막 패턴의 소정의 선폭은 노광장비가 형성할 수 있는 최소선폭인 것을 특징으로 하는 반도체 소자의 형성방법.
  8. 제 5 항에 있어서,
    상기 하드마스크막은 질화막, 실리콘탄화막(SiC), 폴리실리콘막, 텅스텐막, 티타늄/티타늄질화막 및 티타늄질화막으로 이루어진 일군에서 선택된 적어도 하나로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  9. 제 5 항에 있어서,
    상기 배선 트렌치를 형성하는 후에,
    상기 배선 트렌치를 갖는 반도체기판 전면에 상기 배선 트렌치 내부를 채우는 배선도전막을 형성하는 단계; 및
    상기 배선도전막 및 상기 평탄화된 하드마스크막을 상기 식각된 층간절연막이 노출될때까지 평탄화시키어 상기 배선 트렌치 내부를 채우는 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  10. 제 5 항에 있어서,
    상기 배선 트렌치를 형성한 후에,
    상기 평탄화된 하드마스크막을 상기 식각된 층간절연막이 노출될때까지 식각하는 단계;
    상기 배선 트렌치 내부 및 상기 식각된 층간절연막 상에 배선 도전막을 형성하는 단계; 및
    상기 배선 도전막을 상기 식각된 층간절연막이 노출될때까지 평탄화시키어 상기 배선 트렌치 내에 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
KR1020020049799A 2002-08-22 2002-08-22 미세 패턴을 갖는 반도체소자의 형성방법 KR20040017877A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020049799A KR20040017877A (ko) 2002-08-22 2002-08-22 미세 패턴을 갖는 반도체소자의 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020049799A KR20040017877A (ko) 2002-08-22 2002-08-22 미세 패턴을 갖는 반도체소자의 형성방법

Publications (1)

Publication Number Publication Date
KR20040017877A true KR20040017877A (ko) 2004-03-02

Family

ID=37323559

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020049799A KR20040017877A (ko) 2002-08-22 2002-08-22 미세 패턴을 갖는 반도체소자의 형성방법

Country Status (1)

Country Link
KR (1) KR20040017877A (ko)

Similar Documents

Publication Publication Date Title
US5950093A (en) Method for aligning shallow trench isolation
US5923993A (en) Method for fabricating dishing free shallow isolation trenches
US5972793A (en) Photolithography alignment mark manufacturing process in tungsten CMP metallization
US5926713A (en) Method for achieving global planarization by forming minimum mesas in large field areas
JP4247198B2 (ja) 半導体装置の製造方法
US6559029B2 (en) Method of fabricating semiconductor device having trench isolation structure
US6413836B1 (en) Method of making isolation trench
KR20040017877A (ko) 미세 패턴을 갖는 반도체소자의 형성방법
US7452818B2 (en) Method for selectively etching portions of a layer of material based upon a density or size of semiconductor features located thereunder
KR100835406B1 (ko) 반도체 소자의 소자 분리막 제조 방법
KR100608343B1 (ko) 반도체소자의 격리영역 형성방법
JP3589580B2 (ja) 半導体装置の製造方法
KR100236102B1 (ko) 얼라인먼트 마크(Alignment Mark)의 형성 방법
KR100338937B1 (ko) 반도체 장치의 분리구조 제조방법
US6844237B1 (en) Method for improving dielectric polishing
KR100605909B1 (ko) 금속배선의 절연막 평탄화 방법
KR100712983B1 (ko) 반도체 소자의 평탄화 방법
KR100829375B1 (ko) 반도체 소자의 트렌치 형성 방법
KR100835420B1 (ko) 반도체장치의 제조방법
KR100449658B1 (ko) 셀로우 트렌치 제조 방법
KR20040029825A (ko) 소자분리막 패턴의 형성 방법
KR100545701B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100338938B1 (ko) 반도체 장치의 분리구조 제조방법
JP2004111532A (ja) 半導体装置および半導体装置の製造方法
KR20020066262A (ko) 반도체 소자의 평탄화 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination