KR20040014112A - 반도체 집적회로장치의 제조방법 - Google Patents

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KR20040014112A
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모리마사히토
츠츠미타카시
이자와마사루
이타바시나오시
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가부시키가이샤 히타치세이사쿠쇼
가부시키가이샤 히다치 하이테크놀로지즈
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Abstract

본 발명의 목적은, 칩코스트 증가나 스루풋의 저하를 초래하지 않는 미세한 패턴형성을 구비한 반도체 집적회로장치의 제조방법을 제공한다.
본 발명에 의하면, 게이트(전극 또는 배선)를 패터닝하는 스텝을 가지는 반도체 집적회로장치의 제조방법으로서, 레지스트 마스크에 의해 게이트 상의 하드마스크를 패터닝한 후, 레지스트 마스크를 제거하고, 상기 하드마스크를 이용하여 게이트 재료 측면에 반응생성물이 남지않는 드라이 에칭조건에 의해 게이트 재료 측면을 세선화하여, Ⅰ형 게이트를 형성하는 것을 특징으로 한다.

Description

반도체 집적회로장치의 제조방법{METHOD OF MANUFACTURING A SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은, 반도체 집적회로장치의 제조방법에 관한 것으로, 특히, 리소그래피 해상한계를 초과한 50㎚ 이하의 CMOS의 게이트전극 가공을 고수율로 양산하는반도체 집적회로장치의 제조방법에 관한 것이다.
반도체 집적회로장치 중에는, DRAM 등에 대표되는 메모리와, 마이크로 프로세서(MPU)에 대표되는 로직 LSI 또는 시스템 LSI가 존재한다. 반도체 집적회로장치(LSI)의 제조공정의 하나인 게이트전극의 형성은, 게이트 절연막과 게이트 전극막을 성막하는 공정, 회로패턴을 마스크층에 전사하는 마스크 형성공정, 게이트 전극막을 에칭에 의해 가공하는 게이트 에칭공정, 레지스트나 잔류 할로겐가스를 제거하는 애싱공정, 그리고, 에칭 이물이나 변질물을 제거하는 세정공정으로 이루어지는 것이 일반적이다. 그리고, 게이트전극을 형성한 후, 소스/드레인형성 형성공정을 거쳐, 콘택트 형성공정으로 이어진다.
반도체 집적회로장치(LSI)의 저소비전력, 고속화의 요구에 따라, 매년, 미세화가 진행되고 있다. 표1에 나타내는 바와 같이, ITRS(International Technology Roadmap for Semiconductor)2000(SC.2)에 의하면, 테크놀러지 노드(T.N.)는 작년판보다 더욱 미세화되는 것이 명기되어 있다. 즉, LSI의 미세화에서요구되고 있는 가공기술로서, 게이트 길이(채널 길이방향의 게이트 치수)의 세선화를 들 수 있다.
또한, 게이트 길이의 세선화에 관계되는 기술은, 예컨대, (1) 특개평 5-136402호 공보, (2) 특개평 6-209018호 공보, (3) 2000 DRY PROCESS SYMPOSIUM P121-P125, (4) 제48회 응용물리학회관계연합강연회 강연예고집(2001.3) 30p-YE-10, P776 등에 개시되어 있다.
본 발명을 행함에 있어, 발명자들에 의한 게이트 세선화의 검토를, 도면을 참조하여, 이하에 서술한다.
마스크 형성공정에 있어서는, 0.18㎜ 디자인룰에서는 KrF 레이저(파장 248㎚)와 위상시프트 마스크 등의 초해상기술을 구비한 노광장치를 이용하고, 또 레지스트의 하층에 반사방지막을 구비한 다층마스크 구조가 필수로 되어 있다. 이 반사방지막에는, 유기계 반사방지막(BARC ; Bottom Anti-Reflection Coating), 무기계 반사방지막(BARL ; Bottom Anti-Reflection layer 또는, SiON ; 산질화실리콘) 2종류가 사용된다. 또, 차세대의 0.10㎜ 이하 대응의 노광광원으로서 ArF 엑시머·레이저(파장 193㎚)의 사용이 검토되고 있다.
마스크 형성공정 및 게이트 에칭공정에서 사용되는 드라이 에칭은 진공용기 내에서 반응성가스를 플라즈마화하여, 이온어시스트반응을 이용하는 방법이 널리 사용되고 있다. 플라즈마를 생성하는 수단으로서, 진공용기 내에 도입한 에칭용 가스에 전자파를 조사하여, 그 에너지에 의해 가스를 해리시킨다. 이 전자파와 플라즈마와의 상호작용의 방식에 의해 플라즈마 생성방식이 구분된다. 대표적인 플라즈마원으로서, 용량결합형 플라즈마(CCP ; Capacitive Coupled Plasma), 유도결합형플라즈마(ICP ; Inductive Coupled Plasma), ECR(Electron Cyclotron Resonance) 플라즈마가 존재한다. CCP, ICP, ECR에 사용되는 전자파는, 13.56㎒, 27㎒, ECR의 경우는, 2.45㎓의 μ파나 450㎒ 등의 UHF파가 사용된다.
이와 같은 드라이 에칭장치에서는, 플라즈마의 특성을 결정하는 에칭가스 종류나 처리압력이나 전자파의 파워와 화학반응의 특성을 결정하는 시료설치온도와 이온을 시료에 주입하는 RF바이어스 파워 등으로 한 장치파라미터를 조절함으로써 가공형상을 제어하고 있다. 이때 사용하는 에칭가스는, 피(被)에칭막의 종류에 따라, 적당한 가스를 선택함으로써 달성하고 있다. 예컨대, 마스크 형성공정에서 사용되는 BARC 에칭의 경우, O2에 Cl2, CF4나 N2를 첨가하거나, 희석가스로서 Ar을 첨가한 가스를 사용한다. 또, BARL이나 SiO2에칭은, C4F8, C5F8등의 플루오르 카본가스에 O2, CO에 Ar희석을 한 가스를 사용한다. 게이트전극 에칭의 경우, W나 WSi층은, CF4나 SF6에 Cl2, N2, O2를 첨가한 가스, Poly-Si층에는, CF4, Cl2, HBr, NF3에 O2나 He를 첨가한 가스를 사용한다.
게이트 에칭공정에 있어서는, 게이트 하부, 즉 게이트 길이가 디바이스 특성을 결정하는 주요인이 되므로, 3s 10% 이하의 고정밀도 치수 제어성이 요구되어 왔다. 따라서, 마스크 치수에서의 치수 시프트(CD 시프트, CD ; Critical Dimension)를 최저로 억제하는 즉 한없이 수직으로 가공할 필요가 있다.
또, 앞의 표1에 나타낸 바와 같이, 저소비전력, 고속화의 요구에 따라, 매년, 게이트전극의 미세화가 진행되고 있다. 또한 선진적인 반도체 메이커에 있어서는, 본 로드맵의 예상을 진척시켜, 2003년에 50㎚의 게이트 길이의 제품을 출하하는 것을 목표로 하고 있다.
도7, 도8은, 발명자들의 검토에 의거하여, 미세화하는 게이트 길이와 노광치수의 추이를 각각 나타낸 것이다.
도7에 있어서, 2003년에는, 노광치수(701)가 100㎚에 대해, 제품(예컨대 MPU)의 게이트 길이(702)로 50㎚가 필요로 되므로, 노광치수(701)보다 50㎚ 세선화하는 것이 요구된다. 2003년 이후의 노광치수(701)는 ArF 레이저(파장 193㎚)를 이용한 노광기술에 의한 치수이다. 현재, 레지스트 재료를 포함한 노광특성이나 장치가격에 과제가 있으므로, KrF 레이저에 의한 노광치수 180㎚부터 게이트 길이의 세선화를 도모하는 가능성도 나타나고 있다.
도8은, 도7에 나타낸 게이트 치수가공을 실현하기 위해 필요한 레지스트 막두께의 추이를 나타낸다. 특히, 라인(804)은 노광에 필요한 레지스트 막두께의 추이, 라인(805)은 BARC 에칭후의 레지스트 막두께(잔량 막두께)의 추이를 나타낸 것이다.
도7 및 도8에서, 예컨대, 노광치수 100㎚(2003년)를 해상시키기 위해서는 도8에 나타내는 바와 같이 레지스트 막두께는 300㎚ 이하로 박막화가 필요하다는 것이 명백하게 되었다. 이것은, 노광후의 현상액의 표면장력에 의한 레지스트 패턴의 붕괴를 회피하는 기준으로서, 레지스트의 막두께가 거의 해상치수의 약 3배 이하로 되어 있는 이유에 의한다.
한편, 게이트 길이의 미세화가 진행해도, 반사방지막(BARC)의 막두께는 광원의 파장에 대한 흡수계수, 투과율에 의해 일의적으로 결정되므로, 그 두께방향으로의 변화는 없다. 마찬가지로, 게이트전극에 필요한 두께도, 불순물 주입전압 저감의 한계나, 열확산에 의한 불순물의 게이트 절연막 관통의 문제회피에서, 박막화는 100㎚정도가 한계이다.
이상과 같이, 미세화가 진행하는 게이트 길이를 가공하는 경우, 도8에 나타내는 바와 같이, 노광에 필요한 레지스트 막두께(804)는 얇아짐에도 불구하고, 피에칭막(BARC, BARL, 하드마스크, 게이트전극)의 두께는 그다지 변화하지 않는다. 이 때문에, 2003년 이후, 마스크 세선화후의 레지스트 잔막(805)이 BARC, BARL, 하드마스크, Poly-Si 등의 에칭에 필요한 마스크 막두께(803)보다 작게 되므로, 마스크의 세선화만으로는 게이트전극(게이트 길이)의 세선화를 할 수 없다는 것이 명백하게 되었다.
마스크 치수보다 가는 게이트 길이를 형성하는 경우, 프로세스 공정의 증가에 의한 칩코스트 증가, 토탈 스루풋 저하가 문제가 된다.
또, 예컨대 상기 공지문헌 (2), (3), (4)에 개시되어 있는 바와 같은 게이트전극을 T형, 노치형으로 가공한 경우, 게이트 가공후의 치수검사를 적용할 수 없다. 즉, 게이트 상부에서 게이트를 관찰해도 본래의 게이트 길이(게이트 산화막에 접하는 게이트 길이)를 측정할 수 없으므로, 경시(經時)변화에 의한 게이트 치수의 변동에 대응할 수 없다. 게이트 치수의 변동은 디바이스의 특성이 일정치 않는 원인이 되므로, 수율이 저하, 혹은, 장치청소에 의한 스루풋 저하라는 문제가 생긴다.
T형, 노치형 게이트에서 치수검사를 행하는 경우는, 신규한 방법((스캐터로메트리 ; scatterometry)이나 전기적인 저항측정기 등)을 고려할 수 있다. 그러나, 신규장치 구입에 코스트가 발생하게 된다.
본 발명의 목적은, 칩코스트 증가나 스루풋의 저하를 초래하지 않는 미세한 패턴형성을 구비한 반도체 집적회로장치의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은, 수율 및 스루풋 향상을 도모한 반도체 집적회로장치의 제조방법을 제공하는데 있다.
도1의 (a)는 본 발명의 실시형태 1에 관한 프로세스 플로우를 나타내는 개략도이다. 그리고, (b)는 본 발명의 실시형태 1에 관한 Ⅰ형 게이트 가공시의 단면도,
도2는 본 발명의 실시형태 1에 관한 반도체 집적회로장치의 제조과정을 나타내는 단면도,
도3은 본 발명의 실시형태 1에 관한 반도체 집적회로장치를 제조하기 위해 이용되는 UHF-ECR 플라즈마 에칭장치의 주요구성도,
도4는 본 발명의 실시형태 4에 관한 반도체 집적회로장치의 제조과정을 나타내는 단면도,
도5는 도2에 계속되는, 반도체 집적회로장치의 제조과정을 나타내는 단면도,
도6은 본 발명의 다른 적용예인 반도체 집적회로장치의 제조과정을 나타내는 단면도,
도7은 미세화하는 게이트 길이와 노광치수의 추이를 나타내는 그래프,
도8은 게이트 치수가공을 실현하기 위해 필요한 레지스트 막두께의 추이를 나타내는 그래프,
도9는 H의 가수(價數)에 대한 각 할로겐에서의 Si 반응생성물의 비점의 변화를 나타내는 그래프이다.
(부호설명)
201레지스트
202BARC
203Poly-Si 재료
203a,203b게이트전극
204게이트 절연막
205Si기판
206STI
207BARL
208TEOS
208a,208bTEOS 마스크
211측벽보호막
213소자분리공정에서 발생하는 단차
본 발명은, 게이트(전극 또는 배선)를 패터닝함에 있어, 레지스트 마스크에 의해 하드마스크를 패터닝한 후, 레지스트 마스크를 제거하고, 상기 하드마스크를 이용하여 게이트 재료 측면에 반응생성물이 남지않는 드라이 에칭조건에 의해 게이트 재료 측면을 세선화하여, Ⅰ형 게이트를 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법이다.
(실시형태 1)
도1(a)는 본 발명에 의한 Ⅰ형 게이트를 형성하는 프로세스 플로우의 개략도를 나타낸다. 그리고, 도1(b)는 하드마스크를 이용한 Ⅰ형 게이트 가공시의 단면도를 나타낸다. 도1(b)에 있어서, Si기판(웨이퍼)(100) 주면에 게이트 절연막(101)이 형성되어 있다. 게이트 절연막(101) 상에는, 하드마스크(103)를 이용하여, 게이트전극(102)이 그 측벽 전체에 걸쳐 세선화되어 있다. 이 세선화에 대해서는, 나중에 상세하게 설명한다.
그런데, Si 게이트 수직 에칭기술에 있어서는, 일반적으로 에칭시에 게이트의 측벽에 측벽보호막(반응생성물)이 형성되어 버린다. 이 때문에, Ⅰ형 게이트의 세선화를 행하는 것은 프로세스를 증가시키지 않는 한 곤란하였다. 이 측벽보호막의 조성은 SiOx로 한 Si 산화물이나 SiClx, SiBrx로 한 반응생성물로 구성된다. 따라서, 측벽보호막을 형성하지 않기 위해서는, 게이트 가공을 행하는 메인에칭 스텝에 있어서, O2를 첨가하지 않던가, 반응생성물의 휘발성을 향상시킴으로써 해결할 수 있게 된다.
도9는, SiHxBr(4-X)의 비점(901), SiSiHxCl(4-X)의 비점(902), SiHxF(4-X)의 비점(903)이 H의 가수(價數)에 의해 어떻게 변화하는가를 나타낸 것이다. SiBr, SiCl, SiF의 순으로 비점이 저하, 즉, 휘발성이 증가하여, H의 가수가 증가할수록 휘발성이 증가하는 것을 알 수 있다. 따라서, 휘발성이 높은 Si 반응생성물을 형성하기 위해서는, F를 포함하는 가스를 사용하든지, Cl, Br에 H를 적절하게 첨가한 가스를 사용함으로써 실현할 수 있다.
상기와 같은 측벽보호막을 생성하지 않는 프로세스는, 베이스 선택성이 낮으므로, 50㎚ 이상의 세선화를 행하는 경우에는, 상기 방법에 더하여 새로운 세선화 스텝이 필요하였다. 세선화하면서, 베이스 누락이 발생하지 않기 위해서는 게이트 절연막과의 에칭 그레이트의 선택비는 200 이상 필요하다. 또한, 베이스막은 게이트 절연막으로서의 SiO2막으로 이루어진다.
발명자들에 의해 새롭게 베이스 선택성이 높은 세선화 스텝을 발견했다. 본발명과 같이 O2를 첨가하지 않고 베이스 선택성을 확보하는 경우, RF바이어스(0W)(zero Watt), 즉 자발에칭(spontaneous etching)을 적용하면 된다.
표2는, Cl2와 HCl 가스에서의 자발에칭 레이트(spontaneous etching rate)를 측정한 결과를 나타내고 있다. RF바이어스(0W)로, HCl을 사용함으로써, SiO2에칭 레이트는 0㎚/min이지만, Poly-Si 에칭 레이트가 51.7㎚/min로 Cl2보다 5배나 빠르기 때문에 단시간에 세선화할 수 있으며, 베이스 선택성에 대해서 유리하다는 것을 알았다.
이 결과는, 도9에 나타낸 바와 같이 H를 포함하면 Si 반응생성물의 휘발성이 증가하는데 기인한다.
이상의 결과에서, 세선화 스텝에서 H를 포함하는 가스로 자발에칭(spontaneous etching)시킴으로써, 베이스 누락이 없고, 50㎚ 이상의 세선화를 실현할 수 있다는 것을 알았다.
도2를 참조하여, 50㎚ 또는 그 이하의 게이트 길이를 가지는 Ⅰ형 게이트를 얻는 실시형태를 이하에 설명한다. 게이트전극 형성공정은 도1에 나타낸 본 발명의기본구성에 따르는 것이다. 특히, 도2에 나타내는 본 실시형태는, 유기물을 사용하지 않는 마스크(하드마스크)를 이용하여 게이트 가공을 행하는 방법이다. 또한, 실시에 적용되는 웨이퍼는 8인치 웨이퍼이다.
먼저, 도2(a)는 레지스트 마스크를 소정의 회로패턴에 패터닝한 노광완료 직후의 반도체 집적회로장치의 제조과정을 나타내는 단면도이다. 도2(a)에 있어서, Si기판(205) 내에 소자분리를 위한 얕은 홈 분리영역(STI ; Shallow Trench Isolation)(206)이 선택적으로 형성되어 있다. STI(206)로 구획된 Si기판(205)의 표면에는 게이트 절연막으로서의 두께 10㎚ 이하의 SiO2막(204)이 열산화에 의해 형성되어 있다. SiO2막(204) 상에는 게이트전극이 되는 Poly-Si층(203)이 CVD법에 의해 형성되며, 그 Poly-Si층(203) 상에 하드마스크용의 절연막(208)이 형성된다. 하드마스크를 사용함으로써 게이트 가공시의 치수 정밀도와 게이트 절연막(열산화막)과의 선택성을 향상할 수 있다. 하드마스크 재료로서는, 무기계 절연막인 「TEOS」(Tetraethyl orthosilicate), HLD(High Temperature Low Pressure Decomposition) 등의 SiO2막이나, SiN막이 선택된다. 여기서는, 일예로서 TEOS(208)가 형성된다. TEOS(208) 상에 반사방지막인 BARC(202)가 스핀코팅에 의해 형성되어 있다. BARC(202)는 스핀코팅에 의해 형성되기 때문에, 그 주면은 평탄면을 가진다. 그리고, BARC(202) 주면에는 레지스트 마스크(201)가 통상의 포토리소그래피 기술을 이용하여 패터닝된다.
계속해서, 도2(b)에 나타내는 바와 같이, BARC(202), TEOS(208)를 에칭하여,레지스트(201)의 패턴을 TEOS(208)에 전사시킨다.
계속해서, 도2(c)에 나타내는 바와 같이, 레지스트(201)와 BARC(202)를 애싱에 의해 제거한다.
이 애싱공정에는 ICP나 μ파 플라즈마를 이용하는 방법이나, 상압에서 발생시킨 O3를 이용하는 방법이 적용된다. 플라즈마를 이용하는 경우, 레지스트 반응속도를 증가시키는 목적으로 O2에 CF4나 CHF3등의 플로로 카본가스나, H2/N2환원성 가스를 첨가하는 경우도 있다.
계속해서, UHF-ECR 플라즈마 에칭장치를 이용하여, 패턴전사된 TEOS(208a, 208b)를 마스크로, Ⅰ형 게이트(전극) 형성을 이하의 스텝에 의해 행한다. 또한, 본 실시형태에 이용되는 UHF-ECR 플라즈마 에칭장치의 주요구성을 도3에 나타낸다.
먼저, ME1(Main Etch 1) 스텝을 3% SF6첨가의 Cl2가스 플라즈마로, RF바이어스(301)(40W), UHF파워(302)(500W)로, Poly-Si 재료(203)를 수직 에칭한다. 이때, O2첨가량은 0cc이다. 즉, O2첨가를 행하지 않음으로써 에칭에 의해 형성된 Poly-Si 재료(203)의 측벽에 측벽보호막이 피착되지 않도록 한다. 측벽보호막이 피착되지 않으므로, SF6의 불소와 측벽의 Si재료가 반응하여, 사이드 에칭이 진행한다. 또, 웨이퍼에는 RF바이어 인가를 하고 있음으로써 사이드 에칭된 측벽은 수직성을 얻을 수 있다. 도2(d)는, 게이트 산화막(204) 상에 Poly-Si 재료(203)의 잔막량(211)을 30㎚로 하는 시간으로 ME1 스텝에서, 계속해서 행해지는 ME2(Main Etch2) 스텝으로 전환한 직후의 단면형상을 나타내고 있다. 이와 같이 O2를 첨가하지 않으므로, 종래에 존재하고 있던 측벽보호막이 형성되지 않고, 양 사이드에서 25㎚씩 세선화된 측벽(211)이 얻어진다.
다음에, ME2(Main Etch 2) 스텝에는 3% O2첨가가스를 이용했다. 베이스의 게이트 절연막(열산화막)(204) 근방에서 O2첨가한 이유는 게이트 절연막(204)과 Poly-Si 재료(203)와의 선택성을 확보하기 위해서 이다. 이 ME2 스텝에서 종점판정을 행한 직후의 단면형상을 도2(e)에 나타낸다. 첨가한 O2에 의해, SiOx로 한 산화물계나 SiClx, SiBrx로 한 반응생성물계로 이루어지는 측벽보호막(211)이 형성되기 때문에, 세선화가 정지하고 있다. 또, 게이트 절연막(204)과의 계면부근에는 테일(tail)(212)이 STI(새로우 렌치 아이솔레이션)(206) 형성공정에서 발생한 단차부에는 에칭 잔류(213)가 존재한다.
ME2 스텝 종료의 후, 종래의 Cl2/O2, HBr/O2, 혹은 Ar, He 등의 희석가스로 이루어지는 OE(Over Etch) 스텝을 행함으로써, 게이트 절연막(204)과의 계면부근의 테일(212), 단차부의 에칭 잔량(213)을 제거한다. 이 결과, 도2(f)에 나타내는 수직형상을 얻을 수 있다.
상기 스텝에 의해 게이트 에칭이 종료한 후, HF용액으로 TEOS 마스크(208a, 208b)를 제거한다. 이 결과, 도2(g)에 나타내는 바와 같은 노광치수보다도 세선화된 치수(214)를 가지는 게이트전극이 얻어진다. 더욱이, 게이트 절연막(204)에 접하는 게이트전극(203a, 203b)의 저면의 치수와 게이트전극(203a, 203b)의 상부의 치수(214)는 거의 같다. 즉, Ⅰ형 게이트가 달성된다.
계속해서, 에칭공정에서의 이물이나 오염을 제거하기 위한 세정공정에서는, 용액을 이용한 웨트세정이 행해진다. 용액으로서, NH4OH/H2O2, HCl/H2O2수용액이나 HF용액이 이용된다. 발생하는 오염의 종류에 따라 혼합비, 시간, 용액온도 등을 조정하여 사용된다. 사용되는 HF용액에는, SiO계의 하드마스크를 Si에 대해서 선택적으로 제거하는 것이 가능하다.
그런후, 도2(g)에 나타낸 Ⅰ형 게이트는, 게이트 치수의 검사가 행해진다. 도2(g)에 나타낸 형상은, 인라인에서의 패턴계측에 적합한, 반도체 집적회로장치의 제조과정에서 일반적으로 이용되고 있는 측장SEM(Critical dimension scanning electron microscopy)에 의해 검사된다. 이 검사공정에서는, 측장SEM을 이용하여 웨이퍼 상부부터 치수를 계측한다. 웨이퍼를 그대로 진공내에 넣어, 전자선으로 웨이퍼 주면에 대해 주사하기 때문에, 비파괴검사가 가능하다. 또, 웨이퍼에서 측정점을 좌표관리함으로써, 처리 전후에서 같은 위치의 치수를 측정할 수 있다.
이와 같이 프로세스 인라인에서의 게이트 치수검사가 가능하게 되므로, 에칭장치의 경시변화에 기인한 CD변동에 대해서도, 당장에, 그 에칭장치에 피드백할 수 있다.
또한, 본 실시형태는, 측벽보호를 형성하지 않는 ME1 스텝에 SF6을 첨가했으나, 가스계의 베이스 가스를 Cl2, HCl, HBr 등으로 한 후에 F계 가스(SF6, NF3, CF4)의 첨가량과 RF바이어스를 적절하게 선택함으로써 세선화량을 제어할 수도 있다. 또한, CHF3/SF6의 가스계를 사용하면, 보다 수직 세선화 게이트 형상이 얻어진다는 것을 알았다.
또, 게이트전극의 도프량에 의해서는, p-Poly-Si의 마스크 직하의 불순물 농도가 높은 부분에서 세선화가 행해지기 어렵지만, ME1을 더욱 세분화하고, 상기와 같은 가스계를 적절하게 선택, 스텝화함으로써, p, n-Poly-Si에서도 형상차 없이, 세선화할 수 있다.
Ⅰ형 게이트 형성에는, UHF-ECR 플라즈마 에칭장치를 사용했으나, 본 발명은, 가스종류의 선택이 주체가 되므로, ICP나 CCP 등의 다른 플라즈마원을 가지는 에칭장치를 사용해도 기본적으로는 제어방법은 같다.
Ⅰ형 게이트 형성후, 소스/드레인 형성공정은, 개략적으로는, 도5(a)에 나타내는 바와 같이, 게이트전극(203) 자체를 마스크로 하여 소정 불순물 이온을 주입함으로써 보다 저농도확산층(504)을 형성한다. 계속해서, 도5(b)에 나타내는 바와 같이, 사이드 월 스페이서(507)를, 성막 및 에칭에 의해 형성한다. 그리고, 화살표로 나타낸 바와 같이 소정 불순물 이온을 주입함으로써 고농도 확산층(508)을 형성한다.
(실시형태 2)
상기 실시형태 1의 변형예를, 이하에 설명한다.
실시형태 1의 ME1 스텝에 의해, 도2(d)에 나타낸 게이트 단면형상으로 가공한 후, ME2 스텝에서도 O2를 첨가시키지 않고, HCl 가스로 종점을 취했다. O2첨가하고 있지 않기 때문에, 도2(e) 및 도2(f)에 있어서는 측벽보호막(212)이 형성되어 있지 않은 상태가 된다. 이 상태의 도면은 할애했다.
그후, HCl, Rf바이어스(OW)(zero Watt)로 자발에칭(spontaneous etching)을 50sec. 동안, 처리함으로써, 도2(g)에 나타내는 세선화된 게이트 형상을 얻을 수 있다.
본 실시형태에 의하면, 측벽보호막을 형성시키지 않고, HCl의 자발에칭을 이용함으로써 게이트전극의 측벽을 더욱 세선화할 수 있다.
본 실시형태에 의하면, 50sec.로 50㎚ 세선화했으나, HCl에 의한 세선화량은, 시간에 비례하는 것을 알고 있으므로, 시간제어에 의해 임의의 세선화를 행할 수 있다. 이 세선화 스텝에서 처리한 후, 필요에 따라, OE(Over Etching) 스텝을 삽입함으로써, 도2(e)에 나타낸 바와 같은 단차부의 에칭 잔량(213) 등을 제거할 수 있다.
또한, 상기 ME1 스텝에 계속하는 ME1 스텝에서, 처리압력 0.4㎩, 3% O2첨가하여 선택에칭을 진행시켰다. 그리고, ME2 스텝에서 종점판정을 행한 후, 상기 HCl에 의한 세선화 스텝을 삽입한 실험을 행했다. 이 경우, 측벽보호막이 생겨, 사이드 에칭이 정지하는 현상이 확인되었다. 이것은, O2분압이 12m㎩(0.4㎩ X 3%) 이하의 플라즈마 분위기 중에서의 에칭이 아니면 측벽보호막이 형성되어, 세선화를 억제하는 것을 나타내고 있다. 종점판정법에는, 반응생성물이나 에천트(etchant)가플라즈마 중에서 발광하는 것을 이용하여, 그 시간변화를 모니터하는 방법이 적용된다.
따라서, 측벽보호막을 형성시키지 않고, 세선화가 진행하는 조건으로서 O2분압을 12m㎩ 이하로 할 필요가 있다는 것을 알았다.
또, 본 실시형태의 변형예로서, 막두께 간섭계를 이용하여, 도2(d)에 나타내는 Poly-Si 잔막량(210)을 계측하여, 그 Poly-Si 잔막량(210)이 50㎚ ~ 30㎚로, ME1 스텝에서 게이트전극 측면 전체를 세선화하는 스텝(RF바이어스 ; OW)으로 전환했다. 자발에칭을 위해, 이온어시스트반응이 억제되어, 게이트 절연막(204)이 1㎚ 정도까지 극박화한 경우라도 베이스(게이트 절연막)의 누락이 생기지 않게 가공할 수 있었다.
본 실시형태에 있어서는, 세선화 스텝에 HCl을 이용했으나, H를 포함하는 할로겐 가스(HBr, HI)나 또 He희석 H2가스 등을 첨가한 Cl, HBr 가스를 이용해도 세선화 레이트는 늦어지지만, 세선화 효과가 있는 것이 확인되었다.
본 실시형태에 있어서, Ⅰ형 게이트 형성에는, 상기 실시형태 1과 마찬가지로, 도3에 나타내는 UHF-ECR 플라즈마 에칭장치가 적용되지만, ICP나 CCP 등의 다른 플라즈마원을 가지는 에칭장치를 사용해도 기본적으로는 제어방법은 동일하다.
또, 마스크 세선화와 게이트 세선화를 1처리실내 혹은 진공반송하는 방법과 합쳐 사용함으로써, KrF 등의 노광치수 180㎚에서 50㎚ 게이트로 세선화하는 것도 가능하다.
상기 실시형태 1, 2에 있어서는, 게이트 절연막으로서 실리콘 산화막(SiO2막)의 경우를 나타냈지만, Al2O3, Ta2O5, 산질화막(Oxinitride film) 혹은 고유전체막(High-k 재료)이 채용된 경우, 상기 실시형태 1, 2 중 어느 한 방법으로 세선화하는 것이 가능하다.
(실시형태 3)
상기 실시형태 1, 2와 비교하여 마스크 점유율이 다른 경우, Ⅰ형 게이트 프로세스의 제어방법에 대한 실시형태를 이하에 설명한다.
상기 실시형태 1, 2는 웨이퍼(8인치 웨이퍼) 내에서 마스크 점유율이 3% 이었지만, 이 마스크 점유율이 50%로 증가하면, 웨이퍼의 중심부에서 사이드 에칭이 정지하는 현상이 확인되었다. 이것은, 가공 웨이퍼의 마스크 점유율이 증가하여, 하드마스크인 TEOS(208a, 208b)의 반응생성물에서 공급되는 O2가 웨이퍼 중심부에서 많은 것이 원인이라고 추정된다.
따라서, 마스크의 에칭 레이트를 저감시키는, 또는 체재시간을 작게 하는 반응물의 조성비율을 적게 할(즉, 에천트의 조성을 증가시킨다) 필요가 있다.
마스크의 에칭 레이트 저감에 효과적인 방법은, RF바이어스를 40W에서 10W로 낮추는 것이다. 이때의 열산화막의 에칭 레이트는 35㎚/min에서 23㎚/min으로 저하했다.
한편, 체재시간은, t = (처리압력) × (용적) / (가스유량)으로 나타내어지므로 체재시간을 저하시키기 위해서는, 압력을 저하, 용적을 저감, 가스유량을 많게 함으로써 중심부에서의 사이드 에칭 정지의 현상을 저감할 수 있다. 에천트 조성을 증가시키기 위해서는, SF6를 증가시키면 된다. 또한, 용적이란 에칭장치의 처리실의 용적을 말한다.
이상의 체재시간을 짧게 하는 방법과 에천트 비율을 증가하는 방법과 RF바이어스 저감과 함께 사용함으로써, 보다 넓은 마스크 점유율 60% 이하의 웨이퍼에 대해 대응할 수 있다.
구체적으로는, 마스크 점유율 50%의 샘플에 있어서는, 웨이퍼 중심부에서의 세선화 정지의 현상은, ME1 스텝을 10%로 SF6첨가량을 증가, 유량을 1.5배, RF바이어스 10W로 저감함으로써 개선할 수 있었다.
또, 상기의 결과에서, 열산화막 레이트를 35㎚/min 이하로 함으로써, 마스크 점유율 3% 이상의 제품 웨이퍼에서 Ⅰ형 게이트를 형성할 수 있는 것을 알았다.
다음에, 마스크 재료가 변화한 경우에 있어서도, 마찬가지로 마스크 에칭 레이트를 고찰함으로써 지침을 얻을 수 있다. 마스크 재료가 SiN인 경우, 세선화된 측벽의 면이 거칠게 되는 현상이 확인되었다. 마스크에서는, 반응생성물로서 N이 발생하고 있는 것이 추측된다. 그래서, ME2에서 3% N2첨가를 행하여 N의 영향을 조사해 보면, 측벽의 면의 거칠기가 크게 된다는 현상이 확인되었다. 따라서, ME1 조건에서 SiN 레이트가 높은 경우도 측벽이 거칠게 되는 것이 추측된다. 10% SF6첨가 Cl2, RF 10W 조건의 SiN 에칭 레이트를 측정한 결과, 51㎚/min이었다. 그래서, 에칭레이트 저하시키기 위해, CF4/HCl 가스를 사용함으로써, SiN 레이트를 24㎚/min으로 저하시킨 조건을 사용하면, 측벽 면의 거칠기를 개선하여 100㎚ 세선화할 수 있었다.
본 실시형태에 있어서, Ⅰ형 게이트 형성에는, 상기 실시형태1과 마찬가지로, 도3에 나타내는 UHF-ECR 플라즈마 에칭장치가 적용되지만, ICP나 CCP 등의 다른 플라즈마원을 가지는 에칭장치를 사용해도 기본적으로는 제어방법은 같다. 단, 본 프로세스는, 챈버에서의 석영재료에서 방출되는 산소가 세선화를 정지시키므로, 전자파 도입창에 전계가 집중하는 ICP 플라즈마를 사용하는 경우는, 창 깍임의 레이트도 30㎚/min 이하로 누른 조건을 선택할 필요가 있다. 상기 실시형태1 ~ 3의 각각에서 사용한 웨이퍼는 8인치이었다. 웨이퍼가 12인치인 경우, RF바이어스를 2,25배(단위면적당의 출력을 같게 한다) 함으로써 대응할 수 있다.
(실시형태 4)
High-K(절연막)/메탈 게이트 구조의 트랜지스터를 형성하는 실시형태를 이하로 설명한다. 본 실시형태에서는, 더미 게이트를 이용한 대머신 게이트에 적용했다.
예커대, 1017/㎤ 정도의 P형 실리콘 기판(418)에, 상기 실시형태1 ~ 3 중 어느 하나의 방법에 의해, 도4(a)에 나타내는 Ⅰ형의 더미 게이트전극(404)을 형성한다. 그후, 도4(a)에 나타내는 바와 같이, 예컨대, 주입에너지 40keV, 주입량 2 × 1015/㎠의 비소이온의 주입을, 화살표(407)로 나타내는 바와 같이 더미게이트전극(404)에 대해서 수직으로 행하며, 고농도 확산층(406)을 형성한다. 계속해서, 예컨대, 주입에너지 20keV, 주입량 2 × 1013/㎠의 인을 웨이퍼의 각도를 30°로 기울여, 주입하여 저농도 확산층(405)을 형성한다. 도4(a)에서는, 인의 주입방향을 화살표(402)로 나타낸다. 또한, 클레임(claims) 중에서의 게이트는 이 더미 게이트를 포함하는 것이다.
이와 같이, Ⅰ형 더미 게이트전극(404)을 형성한 후, 이온주입의 각도를 변화시킴으로써 스페이서막을 성막하지 않고, 고농도 확산층과 저농도 확산층을 연속공정으로 형성할 수 있다.
그후, NH4OH/H2O2, HCl/H2O2수용액이나 HF용액으로 세정하여 이물, 금속오염을 제거한다. 그리고, 산화막으로 이루어지는 스토퍼층(408), TEOS(하드마스크)(403)을 제거한다.
계속해서, 도4(b)에 나타내는 더미 게이트의 게이트 길이(409)를 측장SEM에 의해 치수검사를 행한다.
계속해서, 기판(418) 주면상에 절연층(410)을 성막하고, 그 절연층(10)을 CMP처리(Chemical Mechanical Polishing)에 의해, 더미 게이트의 표면을 노출하면 도4(c)의 단면형상이 얻어진다. 즉, 더미 게이트(404)는 절연층(10)에 의해 매립된 구조가 된다.
계속해서, 더미 게이트전극(404)을 스토퍼층(411)까지 에치백 혹은 웨트에칭한 후, 세정에 의해 스토퍼층(411)을 제거한다.
세정공정의 후, Ta2O5, Al2O3나 SiN으로 이루어지는 High-K 재료(413)를 성막하고, W등의 메탈 게이트전극 재료(412)를 성막한다(도4(d)). 그후, 메탈 게이트전극 재료(412)를 에칭함으로써 T형의 메탈 게이트(417)를 형성한다.
그리고, 층간절연층(415)을 성막한 후, 소스/드레인에 콘택트 플러그(416)를 형성하고, 배선층(414)을 만듬으로써 도4(e)의 메탈 게이트 구조를 형성할 수 있다.
본 발명을 이용함으로써, 노광치수 이하의 게이트 길이를 형성할 수 있고, 또 Ⅰ형 게이트를 사용함으로써, 고농도 확산층과 저농도 확산층을 동시에 이온주입으로 형성할 수 있으므로, 공정의 단축이 가능하게 된다.
본 실시형태에 있어서, Ⅰ형 게이트 형성에는, 상기 실시형태1과 마찬가지로, 도3에 나타내는 UHF-ECR 플라즈마 에칭장치가 적용되지만, ICP나 CCP 등의 다른 플라즈마원을 가지는 에칭장치를 사용해도 기본적으로는 제어방법은 같다.
이상, 본 발명자에 의해 행해진 발명을 발명의 실시형태에 기초하여 구체적으로 설명했으나, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능하다. 이하, 그 구체예를 열거한다.
(1) 상기 실시형태1에서는, 하드마스크를 이용한 게이트전극의 세선화를 설명했다. 그러나, 도6에 나타낸 바와 같은 레지스트(601), BARL(607)의 마스크 구조로 이루어지는 웨이퍼(샘플)가 준비되어, TEOS 마스크와 같은 방법으로, Ⅰ형 게이트를 형성할 수 있다. 이 경우, 도2(c)에 나타낸 TEOS 마스크(208a, 208b)가 BARL마스크로 치환하는 것이 된다. 그리고, BARL 마스크가 패턴닝된 후는, 상기 실시형태 1에서 설명한 도2(d)에 나타내는 스텝으로 진행한다. 또한, 도6에 나타낸 바와 같이, BARL(607)은 CVD법에 의해 형성된 무기계의 반사방지막이며, 그 표면은 STI(206)의 단차가 그대로 나타난다.
본 발명에 의하면, 노광한계 이하의 미세한 게이트 길이의 가공에 있어서, 레지스트 두께가 부족하다는 문제도 없고, 50㎚ 이하의 게이트 길이를 가지는 Ⅰ형 게이트를 형성할 수 있다. 특히, 게이트전극 측면 전체를 세선화한 Ⅰ형 게이트를, 베이스 누락없이, 또 0 ~ 150㎚ 정도의 임의의 세선화량으로 형성하는 것도 가능하게 되었다. 이 때문에, 게이트 가공치수의 측정이 프로세스 인라인에서 가능하게 되며, 수율 및 스루풋 향상을 도모한 반도체 집적회로장치의 제조방법을 제공할 수 있다. 즉, 노광치수 이하의 미세한 게이트 길이의 가공에 필요한 게이트 세선화를 행하는 경우, 새로운 프로세스 플로우나 새로운 치수측정방법을 도입하지 않고, 치수관리를 할 수 있다. 이 때문에, 토탈 스루풋이 저하하지 않고, 고수율로 양산할 수 있다. 그리고, 칩코스트의 상승을 방지할 수 있으며, 값이 싼 반도체 집적회로장치를 유저에 제공할 수 있다.

Claims (17)

  1. 게이트 재료를 성막하는 공정과, 회로패턴을 마스크층에 전사하는 공정과, 게이트전극 세선화공정과, 세정공정과, 치수검사공정으로 이루어지는 반도체 집적회로장치의 제조방법으로서, 그 게이트전극 세선화공정은, 게이트전극의 측면을 세선화하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  2. 게이트 절연막 상에 게이트 재료를 성막하는 공정과, 회로패턴을 마스크층에 전사하는 공정과, 게이트전극 세선화공정과, 세정공정과, 치수검사공정으로 이루어지는 반도체 집적회로장치의 제조방법으로서, 그 게이트전극 세선화공정에서는, 마스크 직하에서 게이트 절연막까지, 혹은 그 도중의 깊이까지 에칭하는 스텝의 O2의 분압이 12m㎩ 이하인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  3. 게이트 절연막 상에 게이트 재료를 성막하는 공정과, 회로패턴을 마스크층에 전사하는 노광공정과, 게이트전극 세선화공정과, 세정공정과, 치수검사공정으로 이루어지는 반도체 집적회로장치의 제조방법으로서, 그 게이트전극 세선화공정에서는, 마스크 직하에서 게이트 절연막까지 에칭하는 스텝의 O2분압이 12m㎩ 이하, 또, 그후, H를 포함하는 가스로 게이트전극 측면 전체를 세선화하는 스텝을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  4. 제 1 항에 있어서,
    마스크 직하에서 게이트 절연막까지, 혹은 그 도중의 깊이까지 에칭하는 스텝이 SF6, NF3, CF4, HCl 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  5. 제 3 항에 있어서,
    적어도 H를 포함하는 가스가 HCl인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  6. 제 1 항에 있어서,
    H를 포함하는 가스로 게이트전극 측면 전체를 세선화하는 스텝으로 전환하는 타이밍을, 게이트 전극막의 잔막량을 검지하여, 그 결과에 기초하여 행하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  7. 제 1 항에 있어서,
    마스크 직하에서 게이트 절연막층까지 에칭하는 스텝에서의 마스크 재료의 에칭 레이트를 35㎚/mim 이하로 하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  8. 게이트를 패턴닝하는 스텝을 가지는 반도체 집적회로장치의 제조방법으로서, 레지스트 마스크에 의해 게이트 상의 하드마스크를 패턴닝한 후, 레지스트 마스크를 제거하고, 상기 하드마스크를 이용하여, 게이트 재료 측면에 반응생성물이 남지 않는 드라이 에칭조건에 의해 게이트 재료 측면을 세선화하여, Ⅰ형 게이트를 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  9. 제 8 항에 있어서,
    드라이 에칭조건으로서 에칭가스에 산소가 첨가되지 않는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  10. 제 8 항에 있어서,
    드라이 에칭조건으로서 에칭가스 중의 O2의 분압이 12m㎩ 이하로 한 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  11. 제 8 항에 있어서,
    게이트 재료는 Poly-Si으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  12. 제 8 항에 있어서,
    상기 하드마스크는 무기계 절연막으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 무기계 절연막은 SiO2막 혹은 SiN막으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  14. 게이트 절연막 상에 게이트 재료를 성막하는 공정과,
    상기 게이트막 상에 마스크가 되는 막을 형성하는 공정과,
    상기 마스크가 되는 막 상에 포토레지스트층을 형성하는 공정과,
    회로패턴을 포토레지스트층에 전사하는 노광공정과,
    상기 전사된 포토레지스트층의 회로패턴을 상기 마스크가 되는 막에 전사하여, 마스크를 형성하는 공정과,
    상기 전사된 포토레지스트층을 제거하는 공정과, 그런후,
    상기 마스크 직하에서 게이트 절연막까지, 혹은 그 도중의 깊이까지의 게이트막을 O2의 분압이, 12m㎩ 이하인 플라즈마 분위기 중에서 선택적으로 에칭하는 공정과, 그런후,
    상기 에칭에 의해 형성된 게이트전극을 세정하는 공정과,
    게이트전극의 치수를 게이트전극 상부에서 측정하는 검사공정으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  15. 제 14 항에 있어서,
    게이트 재료는 Poly-Si으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  16. 제 14 항에 있어서,
    상기 하드마스크는 무기계 절연막으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  17. 제 14 항에 있어서,
    상기 무기계 절연막은 SiO2막 혹은 SiN막으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
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