KR20040010021A

KR20040010021A - 이더넷 프로토콜을 위한 병렬검출 방법

Info

Publication number: KR20040010021A
Application number: KR1020020065781A
Authority: KR
Inventors: 윤여선
Original assignee: 삼성전자주식회사
Priority date: 2002-07-22
Filing date: 2002-10-28
Publication date: 2004-01-31
Also published as: US8165029B2; JP4323239B2; JP2004056804A; US20040013126A1; IL156496A0; TWI231123B; TW200402966A; KR100487551B1

Abstract

본 발명은 이더넷 통신규약에 따른 기술(방법, 장치 및 소프트웨어 등)을 제공한다. 그러한 방법은: 반양방향성 모드 부분을 포함하는 자국 단말기 알림 레지스터를 가지는 자국 링크파트너를 제공하는 단계; 자동교섭기능이 지원되는지를 파악하는 단계; 자동교섭기능을 적어도 하나의 단말기가 지원하지 않는 경우에 반양방향성 모드를 선택하는 단계; 그리고 상기 반양방향성 모드 부분의 값을 갱신하여 반양방향성 모드 능력을 표시하는 단계를 구비한다.

Description

이더넷 프로토콜을 위한 병렬검출 방법{INPROVED METHOD OF PARALLEL DETECTION FOR ETHERNET PROTOCOL}

이더넷(Ethernet)은 광범위하게 설치가능한 자국통신망(LAN)으로서, 동축케이블 또는 한쌍의 꼬아 만든 와이어와 같은 특별한 회선을 사용한다. 공용으로 설치된 이더넷 시스템을 10BASE-T라고 부르며 초당 10 메가바이트(10 Mbps)의 전송률을 제공한다. 이하, "10"이라 함은 10 Mbps를 가리키며, "BASE"는 기저대역 통신망을, "T"는 꼬인 와이어쌍을, "100"은 100 Mbps를 나타낸다.

이더넷 표준의 일부분이 되는 자동교섭(automatic negotiation; AN) 기능은 링크 세그먼트(link segment)에 걸쳐 장치 성능에 관한 정보를 서로 교환할 수 있도록 한다. 이는 장치들로 하여금 자동설정(automatic configuration)기능을 수행하여 링크에 걸쳐 최상의 동작모드를 구현하도록 한다. 자동교섭기능은 적어도 링크의 각 말단에서 다중속도 장치에 대하여 자동적으로 속도 정합을 실현한다. 그리하여 다중속도 이더넷 인터페이스는 다중속도 허브 포트에 의해 제공되는 최고의 속도를 가질 수 있다.

자동교섭 기능은 통신망장치에 접속되었을 때, 즉 자국 링크파트너이 설정국 링크파트너에 접속을 시도할 때, 꼬인 와이어쌍과 같이 물리적인 통신채널에 대한제어를 수행한다. 또한, 자동교섭 기능은 자국 링크파트너에 의해 지원되는 모드의 종류를 통지하는 동안 상대국 링크파트너에 의해 지원되는 다양한 모드들을 감지한다. 자동교섭 기능은 10BASE-T, 100BASE-T, 또는 이에 상응하는 동시 양방향 모드(full duplex mode)와 같은 수정기술(correct technology)로 자동적으로 전환될 것이다. 최고성능의 공통모드가 결정되면, 자동교섭기능은 물리적 연결을 통하여 적절한 기술로 제어되고 그러한 물리적인 연결상태가 끊어질 때까지 유지된다.

자동교섭기능은 고속 링크 펄스(fast link pulse; FLP) 신호들을 사용하여 수행된다. 이러한 신호들은 최초의 10BASE-T 내역에 정의된 바와 같이 링크 집적도를 검증하기 위하여 사용하는 정상 링크 펄스(NLP)신호들로부터 변경된 것들이다. FLP 신호들은 주로 NLP 신호들의 버스트(bust)이다(10BASE-T 기술에서는 링크 테스트 펄스(LTP)로 알려져 있음).

각 FLP는 데이타펄스들에 대응하는 16개의 위치들을 포함한다. FLP 버스트에서의 16개의 데이타위치들은 링크 코드 워드(LCW)로 알려진 16-비트 워드를 구성한다. LCW에서의 비트 위치들은 아래의 [표 1]과 같이 분할되어 있다.

[표 1]

DO

D1

D2

D3

D4

D5

D6

D7

D8

D9

D10

D11

D12

D13

D14

D15

S0

S1

S2

S3

S4

A0

A1

A2

A3

A4

A5

A6

A7

RF

Ack

NP

선택 필드

기술 능력 필드

[표 2]

비트	기술 구분	상대 우선도
A0A1A2A3	10Base-T Half Duplex10Base-T Full Duplex100Base-TX Half Duplex100Base-TX Full Duplex	최저최고

[표 1]에서 '선택필드'는 적합한 IEEE 표준을 가리키며, '기술 능력 필드'는 8 비트로 구성된다. 이러한 비트들은 상대국 링크파트너에 대한 장치의 링크 용량을 알린다. 자동교섭 프로토콜은 비트들 A0~A3에 근거한 장치 설정에 관한 규정들을 포함한다([표 2] 참조). 이는 허브와 그 허브에 결합된 장치가 최고성능의 동작모드에서 어떻게 그들 스스로 자동적으로 교섭하고 설정할 수 있는지를 보여 준다.

자동교섭 규약은 자동교섭기능이 존재하기 이전에 개설되었던 이전의 10BASE-T 인터페이스들 뿐 만 아니라 FLP와 자동교섭기능을 지원하지 않는 100BASE-TX 인터페이스들과 함께 동작하도록 설계된다. 자동교섭 기능은 자동교섭 기능을 비활성화시키는 선택적 관리 인터페이스를 또한 포함한다.

자동교섭 기능은 병렬 검출 기능으로 알려진 그 자체의 동작적 특성으로 인해 기존의 또는 레가시(legacy) 자국통신망과 함께 동작할 수 있다. 병렬 검출 기능은 물리적 연결상에서 하나의 단말만이 자동교섭기능을 수용하는 경우, 예컨대 상대국 링크 파트너는 자동교섭기능을 수용하지 못하는 경우에 사용된다. 예를 들면, 허브(102)와 노드 A(104) 및 노드 B(106)을 가진 통신망(100)을 도시한 도 1에서, 허브(102)는 100BASE-T 모드와 100BASE-TX 모드를 둘 다 지원하며 자동교섭기능을 가진다. 노드(104)는 100BASE-T 모드와 100BASE-TX 모드를 둘 다 지원하며자동교섭기능을 가진다. 따라서, 노드(104)와 허브(102)는 자동교섭기능을 사용하여 100BASE-TX 모드에 접속할 것이다. 반대로, 노드(106)는 10BASE-T 모드만을 지원하므로 자동교섭기능을 수용하지 않는다. 허브(102)는 10BASE-T 모드에서 노드(106)와위 성공적인 연결을 위하여 병렬 검출 기능을 사용하지 않을 것이다.

보다 상세하게 설명하면, 허브(102)는 노드(106; 즉, 상대국 링크 파트너)가 자동교섭기능을 수용할 수 없음을 인식한다. 설정정보를 교환하는 대신에, 허브(102)는 노드(106)으로부터 수신된 신호들을 병렬 검출 기능을 통하여 검사한다. 허브(102)가 노드(106)과 같은 동작모드를 지원하기로 결정하게 되면, 허브(102)와 노드(106)에서 공통으로 지원하는 최고속의 동작모드에서 서로 연결될 것이다.

자동교섭기능은 동시 양방향 이더넷 링크 뿐 만 아니라 꼬임 쌍 이더넷 세그먼트들의 전 범위를 제공한다. 동시 양방향 이더넷은 이더넷 기술의 변형이다. 통상의 이더넷과 비교하여, 동시 양방향 링크에서의 각 단말에 위치한 장치들은 링크에 걸쳐 데이타를 동시에 송수신할 수 있다. 이론적으로, 동시 양방향 링크는 반양방향(half-duplex)과 같은 통상의 이더넷 링크의 대역폭의 두 배이다.

배경기술에 따른 자동교섭기능을 위한 기본적인 하드웨어 설정드라이브 스프트웨어 계층 2에 개략적으로 도시되어 있다. 물리계층(PHY)은 관리 인터페이스(I/F) 블럭(22), 자동교섭 블럭(20), 그리고 물리매체접속(PMA) 접속 유닛(204)를 포함한다. 관리 인터페이스 블럭(22)은, 물리계층의 바로 위에 위치하는 매체 억세스 제어(MAC) 계층과 인페이싱하기 위한 것으로서, 관리데이타 입출력인터페이스(205)와 레지스터 블럭(206)을 포함한다. 자동교섭 블럭(20)은 물리계층 내에서 실질적인 자동교섭기능을 수행한다. 자동교섭기능은 PMA(20)로/로부터 송/수신되는 TX/RX 신호들을 통하여 상대국 링크 파트너들과 신호들을 교환한다.

자동교섭블럭(20)은 송신기(201), 중재기(202), 그리고 수신기(203)를 포함한다. 상기 MAC 계층은 MAC 레지스터 블럭(208)과 MAC 관리데이타 입출력(MDIO) 인터페이스 유닛(207)을 포함한다. 전원이 인가되면, 드라이브 스프트웨어 계층인터럽트 발생 유닛인터럽트 발생 유닛리블럭(209)은 소정의 동작을 수행하여 상기 물리계층을 원하는 모드에 둔다. 다시 말하면, 전원 인가 후, 구동기 스프트웨어 계층의 MAC 관리블럭(209)이 PHY 레지스터 208A(MAC 레지스터 블럭(206)내에서)의 값을 설정한다. MAC 관리블럭(209)으로부터의 신호에 응답하여, MAC MDIO 인터페이스 유닛(207)은 신호를 PHY MDIO 인터페이스(205)로 전송한다. PHY MDIO 인터페이스 유닛(207)은 PHY 레지스터 블럭(206)의 대응하는 레지스터들의 값들을 원하는 모드로 설정한다.

'배경기술'에 따른 PHY 레지스터 블럭(206)은, 도 3A에 더욱 상세하게 도시된 바와 같이, ANAR(301), ANLPAR(302), 그리고 ABER(302)를 포함한다. ANAR(301; auto-negotiation advertisement register)은 자국국/링크파트너의 용량에 관한 정보를 가리키며 구동기 소프트웨어 또는 하드웨어 제어에 의해 초기화된다. 이와 관련된 도 3B의 비트 패턴은 다음과 같다.

Bit 8 : TXFD - 100BASE - TX 동시 양방향이 지원됨을 알림.

Bit 7 : TXHD - 100BASE - TX 반(half)양방향 채널이 지원되는지 알림.

Bit 6 : 10FD - 10BASE - T 동시양방향 채널이 지원되는지 알림.

Bit 5 : 10HD - 10BASE - T 반(half)양방향 채널이 지원되는지 알림.

Bit 4 : 0 : 선택필드 00001 : CSMA/CD 802.3 규약이 지원됨을 알림.

ANLPAR(302; auto-negotiation link partner advertisement register)은 상대국국/링크파트너의 용량에 관한 정보를 가리키며 AN 블럭(20)에서 수신된 FLP 신호들로부터 얻은 값들을 표시한다. 이와 관련된 도 3C의 비트패턴은 다음과 같다.

Bit 8 : TXFD - 100BASE - TX 동시양방향 채널이 지원되는지 가리킴.

Bit 7 : TXHD - 100BASE - TX 반양방향 채널이 지원되는지 가리킴.

Bit 6 : 10FD - 10BASE - T 동시 양방향 채널이 지원되는지 가리킴.

Bit 5 : 10HD - 10 BASE - T 반 동시양방향 채널이 지원되는지 가리킴.

Bit 4 : 0 : 선택필드 00001 : CSMA/CD 802.3이 지원됨을 가리킴.

ANAR(303; auto-negotiation expansion register)은 자동교섭기능을 실행함에 따라 발생되는 상태정보를 저장한다. 이와 관련된 도 3D의 비트패턴은 다음과 같다.

Bit 4 : PDF - 병렬 검출 실패의 발생을 알림.

Bit 3 : LP_NP_ABLE - 링크파트너가 다음 페이지 기능을 수행가능함을 알림.

Bit 2 : NP_ABLE - 자국국이 다음 페이지 기능을 수행가능함을 알림.

Bit 1 : PAGE_RX - 이전과는 다른 FLP를 수신하였음을 알림.

Bit 0 : LP_AN_ABLE - 링크파트너가 자동교섭기능으로 동작가능함을 알림.

PHY 레지스터 블럭(206)에 있는 ANAR(301)의 비트패턴들은 지원되는 동작모드들, 예컨대 10M/100M, 동시양방향/반양방향, 자동교섭 등을 가리킨다. 중재기(202)는 자동교섭을 실행하기 위하여 동작할 때 PHY 레지스터 블럭(206)에 있는 ANAR(301)의 정보를 신호 tx_LCW를 통하여 송신기(201)로 전송한다. 그러면, 송신기(201)로부터 FLP가 PMA(204)를 통하여 상대국 링크파트너로 발신된다. 즉, FLP의 각 필드는 ANAR(301)의 값들을 갖고 있다. 수신기(203)는 링크파트너로부터 PMA(204)를 통하여 FLP 신호의 형식으로 정보를 수신한다. 중재기(202)는 수신기(203)로부터 신호 rx_LCW를 통하여-수신된 FLP 신호들로부터 구해진-정보를 수신한 다음, 그것을 레지스터 블럭(206)의 ANLPAR(302)에 저장한다.

만일 양 파트너들이 자동교섭기능을 수행할 수 있다면, 그 정보가 PMA(204)로부터 신호 link_status를 통하여 중재기(202)에 통보된다.

도 4는 배경기술에 따른 통상의 자동교섭기능을 수행하는 단계들을 보여 준다. 먼저, 단계 401에서, 자동교섭기능이 현재 활성화 되어 있는지, 즉 자동교섭기능이 계속 수행되고 있는지 아니면 정지되어 있는지를 검사한다. 현재 자동교섭기능이 활성화 상태라면, 단계 402로 진행하여 자국 링크파트너가 FLP 신호들을 상대국 링크파트너로 보낸다. 그 다음, 단계 403에서 수신기(203)는 상대국 링크파크너가 FLP 신호들을 전송했는지를 확인한다. 상대국 링크파트너로부터의 FLP 신호전송이 확인되면, 수신기(203)는 YES를 가리키는 상태로 플래그 abi_match를 설정하고 플래그 abi_match를 중재기(202)에 제공한다. 만일 FLP 신호수신이 없다면, 자동교섭기능은 병렬 검출 동작을 수행한다(후술됨).

단계 403에서 "YES"로 결정되면 단계 404를 진행한다. 단계 404에서, 중재기(202)는 추가된 FLP 신호들, 즉 추가된 LCW 신호들을 송신기(201)와 PMA 유닛(204)를 통하여 상대국 링크파트너로 발신한다. 상대국 링크파트너는 추가된 FLP신호들, 즉 추가된 LCW 신호들을 PMA 유닛(204)과 수신기(203)를 통하여 중재기(202)로 발신한다. 소정 갯수의 FLP 신호들이 교환된 후, 중재기는 신호 rx_LCW(상대국 링크파트너의 링크 코드 워드를 나타냄)를 수신기(203)로부터 받아 들인다. 중재기(202)는 이러한 정보를 PHY 레지스터 블럭(206)의 ANLPAR 레지스터(302)에 기록한다. 그 다음, 결정단계 405에서, 중재기(202)는 자체의 ANAR(301)의 비트들 B5~B8(상대국 링크파트너의 용량을 나타냄)을 ANLPAR(302)의 비트들 B5~B8에 비교한다. 만일 비트들 B5~B8중에서 하난 또는 그 이상의 비트들이 논리-1의 값을 가진다면, 중재기(202)는 일치하는 최고성능의 공통모드를 선택하고 상대국 링크파트너에 대한 링크접속(단계 406)을 설정할 것이다. 비트들 B5~B8중에서 논리-1에 일치하는 비트가 없다면, 자동교섭기능은 실패로 종결된다.

도 5는 도 4의 과정에서 확장된 것으로서 배경기술에 따른 병렬검출 단계들을 포함한다. 도 4와 도 5의 차이점은 다음의 설명으로부터 알 수 있을 것이다.도 5에서 시작단계 401에서는, 중재기(202)는 자동교섭기능이 활성화되어 있는지를 검사한다. 만약 자동화교섭기능이 활성화되어 있다면, 도 4의 단계 402 및 403으로 진행한다. 단계 403에서 확인결과가 "YES"로 되면, 그 이후는 도 4에 보인 과정을 수행한다. 반대로 단계 403에서의 판단결과가 "NO"이면, 단계 502를 진행한다. 즉, 상대국 링크파트너로부터 FLP 신호들이 수신되지 않았음이 단계 403에서 확인되면, 신호 abi_match의 파라미터가 설정되어 논리 "NO"상태를 나타내고 수신기(203)로부터 중재기(202)로 보내진다. 그러면, 중재기(202)는 PMA 유닛(204)으로부터 중재기(202)로 전달되는 신호 link_status의 파라미터값을 확인한다. 즉, 중재기(202)는 NLP 신호들이 수신되었는지를 확인한다. NLP 신호들이 수신되었다면, 중재기(202)는 단계 503에서 상대국 링크파트너가 단지 반양방향 모드를 지원하는 것으로 인식한다.

그 다음, 단계 504에서, 중재기(202)는 신호 link_control의 파라미터를 설정하여 10BASE-T 반양방향(half duplex) 동작모드를 지정하고 그 파라미터값을 PMA 유닛(204)을 통하여 상대국 링크파트너로 보낸다. 결정단계 505에서 중재기(202)는 신호 link_status의 파라미터에 의해 PMA 유닛(204)을 통하여 상대국 링크파트너로부터의 응답을 받는다. 중재기(202)는 상대국 링크파트너의 응답정보를 이용하여 ANLPAR(302)을 갱신한다. 그리고 중재기(202)는 ANAR(301)의 비트들 B5~B8을 ANLPAR(302)의 비트들 B5~B8에 다시 비교한다. 비교결과 일치하는 비트가 있으면, 단계 506에서 링크접속이 설정된다. 그러나, 일치하는 비트가 전혀 없다면, 병렬 검출 기능은 실패로 종결된다(단계 507).

택일적으로, 단계 401에서는, 자동교섭기능이 활성화되어 있지 않다면 단계 501에서 중재기(202)는 송신기(201)와 PMA 유닛(204)으로 하여금 정상 링크 펄스들(NLPs)을 상대국 링트파트너로 보내게 한다. 단계 501에서 단계 502로 진행하는 과정은 전술한 바와 같다.

다시 말하면, 병렬 검출 기능은 정상 링크 펄스들(NLPs)을 이용하지만, NLP들은 양방향(duplex) 정보를 갖고 있지 않다.

본 발명은 진보된 병렬검출을 위하여 이더넷 통신규약에 따른 기술(방법, 장치 및 소프트웨어 등)을 제공한다. 그러한 방법은: 반양방향성 모드 부분을 포함하는 자국 단말기 알림 레지스터를 가지는 자국 링크파트너를 제공하는 단계; 자동교섭기능이 지원되는지를 파악하는 단계; 자동교섭기능을 적어도 하나의 단말기가 지원하지 않는 경우에 반양방향성 모드를 선택하는 단계; 그리고 상기 반양방향성 모드 부분의 값을 갱신하여 반양방향성 모드 능력을 표시하는 단계를 구비한다.

도 1은 배경기술에 따른 통신망 구성도.

도 2는 배경기술에 따른 자동교섭기능을 위한 기본적인 하드웨어 구성도.

도 3A는 배경기술에 따른 PHY 레지스터 블럭의 구성도.

도 3B, 3C 및 3D는 도 3A의 PHY 레지스터블럭에서의 레지스터 구성도.

도 4는 배경기술에 따른 자동교섭기능을 수행하는 흐름도.

도 5는 배경기술에 따른 병렬검출기능을 포함한 자동교섭기능의 동작흐름도.

도 6은 본 발명에 따라 병렬검출 실패에 민감한 것으로 인정되었던 장치능력들의 순열을 목록화한 테이블.

도 7A는 본 발명의 실시예에 따른 계층 구성도.

도 7B는 본 발명의 실시예에 따른 계층 구성도.

도 7C는 본 발명의 실시예에 따른 계층 구성도.

도 8A 및 8B는 본 발명의 몇가지 양태들을 요약하여 보여주는 도면.

도 9는 본 발명의 실시예에 따른 전체적인 동작과정을 보여 주는 흐름도.

도 10은 본 발명의 실시예에 따른 하드웨어 배치상태를 예시적으로 보여주는 도면.

도 11은 본 발명의 양태들 중 선택된 하나를 개략적으로 보여 주는 도면.

발명에 따른 도면들에서 실질적으로 동일한 구성과 기능을 가진 구성요소들에 대하여는 동일한 참조부호를 사용한다.

이더넷형 장치 제조자가 ANAR을 통하여 단순히 최고속의 통신모드만을 설정하는 경우가 있다. 최고속 통신모드 뿐만 아니라 더 느린 동작모드가 지원되는 경우에 느린 동작모드에 대응하는 ANAR 비트들을 설정하지 않는 경우가 발생할 수 있다. 본 발명은 통신링크를 설정하기 위하여 자국 링크파트너와 상대국 링크파트너사이의 많은 조합이 이론적으로 가능하지만 분명치 않은 알림(advertising)으로 인해 배경기술의 자동교섭기능 및 병렬검출기능에 따른 통신링크 설정이 실패한 점에주목한다.

도 6은 그러한 실패들로부터 발생될 수 있는 순열을 목록화한 테이블이다. 통신링크 설정이 실패하는 것은 자국 링크파트너가 자동교섭기능을 지원하는 반면에 상대국 링크파트너가 그렇지 않은 환경에서 발생한다. 다른 요인들로는 상기 테이블레 보인 바와 같이 자국 링크파트너의 속도 성능(Col.1), 자국 링크파트너의 양방향(duplex) 성능(Col.2), 상대국 링트파트너의 속도 성능(Col.3), 그리고 상대국 링트파트너의 양방향 성능(Col.5)이 있다.

본 발명은 또한 배경기술의 자동교섭기능 및 병렬검출기능이 도 6에 보인 실패 순열에서의 문제점을 해결하기 위한 궤환기능을 제공하지 않는다는 점을 고려한 것이다. 병렬검출 실패가 발생된 상황에서, 중재기(202)는 병렬검출 플래그(ANAR 303의 비트 4)를 단지 설정하여 실패를 표시한다. 그러나 자동교섭 및 병렬검출 기능은 물리계층에서 실행된다. 즉, 매체접근 제어계층은 ANAR(303)을 포함하는 물리 레지스터 블럭(206)을 접근하지 않는다. 매체접근 계층이 ANAR(303)에서 오류정보를 가져올수 있더라도, PDF 플래그값(비트 4)으로는 링크접속 실패의 원인을 파악하기에 충분하지 않다.

본 발명은 또한 도 6에 보인 실패 순열들의 수를 줄일 수 있는 해결책을 제공한다.

본 발명은 또한 물리계층으로부터 매체접근 제어계층으로 실패정보가 전달되지 않는 문제를 해결한다.

본 발명의 다양한 실시예들에 따른 계층구조를 이하 상술한다. 또한 도 2의배결기술과의 차이점들도 설명한다.

도 7A는 본 발명에 따른 계층구조의 제1실시예를 보여 준다. 도 7A에서, 인처럽트 발생 유닛(701A)이 물리계층(PHY)의 관리 인터페이스 블럭(22)내에 제공된다. 인터럽트 발생 유닛(702A)는 매체접근 제어 계층내에 제공된다. 인터럽트 발생 유닛(701A)은 중재기(202)로부터 신호들을 직접 수신한다. 차단 논리 유닛(702A)은 차단재생 논리 유닛(701A)으로부터 직접 신호들을 받는다. MAC 레지스터 블럭(208)은 차단 논리 유닛(702A)로부터 직접 신호들을 수신한다. 추가된 레지스터, 즉 차단 레지스터(703)은 MAC 레지스터 블럭(208)내에 제공되어 차단 논리 유닛(702A)로부터 신호를 수신한다. MAC 관리 유닛(209)은 차단 레지스터(703)의 상태를 읽을 수 있다.

도 7B는 본 발명에 따른 계층구조의 다른 실시예를 보여 준다. 도 7A와 마찬가지로, 도 7B의 배경기술에는 존재하지 않는 차단 논리 유닛(702A) 및 인터럽트 레지스터스터(703)을 도시하고 있다. 도 7과 비교하면, 인터럽트 발생 유닛(701B)는 중재기(202)내에 집적되어 있다. 인터럽트 발생 유닛(701B)는, 중재기(202)의 일부로서, 신호들을 직접 차단 논리 유닛(702B)로 보낼 수 있다.

도 7C는 본 발명에 따른 계층구조의 또 다른 실시예를 보여 준다. 도 7A 및 7B와 마찬가지로, 도 2의 배경기술에는 존재하지 않는 인터럽트 레지스터(703)를 사용한다. 도 7A 및 7B와 비교하면, 직접적인 통신이 인터럽트 발생 유닛(701C), 중재기(202)의 핵심부분, 그리고 MAC 레지스터 블럭(208)의 인터럽트 레지스터(703)사이에서 가능하다.

도 7A에 보인 실시예는 매체접근 계층이 설치된 집적회로와는 물리적으로 구별된 집적회로에 물리계층이 설치된 경우에 이점이 있다. 도 7의 구조도 이와 동일한 이점이 있다. 도 7A 및 도 7B의 사이에서처럼, 차단발생 논리를 채용하는 것이 중재기(202)를 채용하는 것에 비해 더 간단할 것으로 기대되기 때문에 도 7A의 구조는 이미 차단발생 논리가 제공된 집적회로들에 유리하다. 도 7C의 구조는 물리계층과 매체접근계층이 동일한 집적회로에 설치된 환경에서 이점이 있다.

전술한 여러가지 실시예들의 동작에 관하여 도 9의 흐름도를 참조하여 설명한다. 도 9는 본 발명에 따른 방법을 수행하는 단계들을 예시적으로 보여 준다.

도 9의 흐름도상에서 도 5의 배경기술의 과정과 일부 동일한 단계들이 있으며, 그 차이점에 관하여도 설명될 것이다.

먼저, 단계 505에서, 중재기(202)에 의해 ANAR(301)의 비트들 B5~B8을 ANLPAR(302)의 비트들 B5~B8과 비교한 결과 일치되는 비트가 없으면 배경기술에 의한 동작흐름은 병렬검출 실패 표시 단계 507로 진행될 것이다. 동시 양방향 능력이 존재하기 때문에 ANAR 레지스터(301)의 비트들 B5 및 B7에서 반양방향(half duplex) 능력을 표시하지 않기로 제조자가 선택한 상황을 계정하기 위하여, 본 발명의 실시예들은 ANAR 레지스터의 비트들 B5 및 B7의 값들을 변경한다. 이는 다음의 과정을 통하여 수행된다.

단계 505에서 단계 901에 이르기까지, 중재기(202)는 양방향 모드 비트들이 변경되어 반양방향 능력을 표시하는지 검사한다. 만일 중재기(202)가 단계 901에서 양방향모드가 아직 변경되지 않았음을 판별하면, 단계 902가 진행된다. 단계902에서는, 중재기(202)가 ANAR 레지스터(301)의 비트들 B5 및 B7을 논리값 1로 만들어 반양방향 모드가 지원됨을 표시하도록 한다.

계속하여 도 9를 참조하면, 단계 902에서 단계 504A까지(도 5의 단계 504와 유사함) 중재기(202)는 반양방향 능력을 표시하는 신호들을 다시 상대국 링크파트너로 보낸다. 결정단계 505A(도 5의 단계 505와 유사함)에서 중재기(202)는 ANAR(301)의 새롭게 변경된 비트들 B5~B8이 ANLPAR(302)의 비트들 B5~B8에 일치하는지를 검사한다. 일치되는 비트가 있으면 단계 904로 진행한다. 단계 904에서는 차단신호가 발생되어 최종적으로 인터럽트 레지스터(703)에 제공된다. 인터럽트 레지스터(703)은 MAC 관리 유닛(209)에 의해 독출될 것이다. 단계 904부터 단계 506까지 링크가 설정된다.

도 7A에서, 중재기(202)는 인터럽트 발생 유닛(701A)으로 하여금 차단신호를 차단 논리 유닛(702A)으로 보내도록 한다. 차단 논리 유닛(702A)은 인터럽트 레지스터(703)의 상태를 변경하여 차단신호가 수신되었음을 표시한다. 도 7B는 인터럽트 발생 유닛(701C)이 중재기(202)를 필요로 한다는 점을 제외하고는 도 7A의 경유와 실질적으로 동일한 방식으로 동작한다. 도 7C의 구조에서는, 인터럽트 발생 유닛(701C)이 인터럽트 레지스터(703)에 대하여 차단신호가 수신되었음을 알리는 값을 직접 기입한다.

한편 만일 중재기(202)가 단계 505에서 일치되는 비트가 없는 것으로 결정하면, 결정단계 901로 복귀해서 양방향모드가 이미 변경되었는지를 다시 판단한다. 단계 901을 통한 이러한 과정에서는, 양방향모드가 이미 변경되었다면 단계 903이진행된다. 단계 903에서는, 중재기(202)가 ANAR(301)의 비트들 B6 및 B8의 값들을 변경한다. 이러한 동작들은 신호 Update_reg[1]의 파라미터값이 논리-1인 상태에서 도 10에 보인 하드웨어를 통하여 실시될 수 있다. 단계 903에서 단계 504B까지의 과정(도 5의 단계 504에 대응함)은 단계 504A와 유사하다. 단계 504B로부터 단계 505B(도 5의 단계 505에 대응함)로 진행하며 이는 단계 505A와 유사하다. 중재기(202)가 ANAR(301)의 새롭게 변경된 비트들 B5~B8과 ANLPAR(302)의 비트들 B5~B8사이에서 일치되는 비트들이 있다고 판단하면, 단계 904가 진행된다. 반대로 일치되는 비트가 없으면, 단계 507을 진행하여 병렬검출이 실패하였음을 표시한다.

단계 902는, 자국 링크파트너가 10BASE 동시 양방향 동작을 지원할 수 있지만, 더 빠른 100BASE 동시 양방향모드가 역시 지원되기 때문에 자국 링트파트너 장치의 제조자가 논리-1과 동일한 ANAR(301)의 비트 B6를 설정하지 않은 상태를 위하여 제공된다.

단계 903은, 자국 링크파트너가 10BASE 반양방향 동작을 지원할 수 있지만, 더 빠른 100BASE 반양방향모드가 역시 지원되기 때문에 자국 링트파트너 장치의 제조자가 논리-0과 동일한 ANAR(301)의 비트 B5를 설정하지 않은 상태를 위하여 제공된다.

도 11은 도 9의 흐름도에 따라 실시되는 방식을 요약적으로 보여 준다. 도 11에서, 박스(1102)는 ANAR(301)이 100BASE 동시 양방향모드만이 지원된을 표시하는 상태를 나타낸다. 전술한 단계 902를 통하여, 양방향 상태 변경이 실행되어(항목 1108) ANAR(301)이 100BASE 반양방향모드와 10BASE 반양방향모드를 지원함을 부가적으로 표시한다(항목 1104). 또한, 단계 903에 해당하는 표시속도 변경(항목 1110)이 수행되어 ANAR(301)이 10BASE 동시 양방향모드 능력을 부가적으로 표시한다(항목 1110).

도 9에서 흐름도상에서 선택적으로 진행할 수 있는 방법들이 도 8A 및 8B에 도시되어 있다. 도 8A는 자국 링크파트너 장치가 100BASE 동시 양방향모드 뿐만 아니라 100BASE 반양방향모드 및 10BASE 반양방향모드를 지원할 수 있고 제조자가 비트들 B7 및 B5를 논리값 0으로 설정해 놓은 배경기술의 상태에 해당한다. 이와 아울러, 비트 B6는 자국 링트파트너 장치가 10BASE 동시 양방향모드를 지원할 수 있음에도 불구하고 논리값 0으로 설정된다. 또한, 도 8A에서 중재기(202)와 ANAR(301A)의 상호작용은 중재기(202)에 의한 독출전용 방식이다.

도 8B는 본 발명의 실시예들이 중재기(202)의 역할을 통한 반양방향 능력에 관한 표시상태가 항목들(802, 804)에 의해 논리-1 상태로 변경됨(단계 902 참조)을 보여 준다. 이는 본 발명의 실시예에 따른 중재기가 ANAR(302B)에 대하여 독출/기입 능력을 가지기 때문에 가능하다. 또한, 비트 B6의 상태가 논리-1로 설정되어(단계 903 참조) 점선(806)으로 나타낸 바와 같이 10BASE 동시 양방향 능력을 표시한다.

또한 선택적인 경우로서, 단계들 902 및 903은 동시에 모든 비트들 B5~B8을 논리-1로 변경하기 위하여 결합할 수 있다.

다른 한편으로는, 속도상태를 변경하는 과정(단계 903)이 양방향 상태를 변경하기(단계 902) 전에 수행될 수 있다.

상술한 실시예에서 보인 본 발명의 수단 또는 방법에 준하여 본 발명의 기술분야에서 통상의 지식을 가진 자는 본 발명의 범위내에서 본 발명의 변형 및 응용이 가능하다.

상술한 본 발명의 실시예에 의하면, 본 발명은 최고속 통신모드 뿐만 아니라 더 느린 동작모드가 지원되는 경우에 불분명한 알림(advertising)으로 인해 자동교섭기능 및 병렬검출기능에 따른 통신링크 설정이 실패함을 방지하는 효과가 있다.

이더넷형 장치 제조자가 ANAR을 통하여 단순히 최고속의 통신모드만을 설정하는 경우에 일부 링크파트너에서 다소 더 속도가 느린 동작모드가 지원되더라도, ANAR 비트들의 값을 갱신함으로써 병렬검출의 성공률을 향상시키는 이점이 있다.

Claims

이더넷 통신규약에 따른 반양방향 능력 부분을 포한하는 자국단말기 알림 레지스터를 가진 자국 링크파트너 장치를 위한 병렬 검출 방법에 있어서:

자동교섭기능이 지원되는지를 판단하는 단계;

적어도 하나의 단말기가 상기 자동교섭기능을 지원하지 않으면 반양방향(half duplex)모드를 선택하는 단계; 그리고

상기 반양방향 모드를 표시하기 위하여 상기 반양방향 능력 부분의 값을 갱신하는 단계를 구비함을 특징으로 하는 방법.
제1항에 있어서,

상기 단계들이 물리계층내에서 수행되며;

상기 반양방향 능력 부분이 갱신되었음을 상기 물리계층의 상부에 위치한 계층에 알리는 단계를 더 구비함을 특징으로 하는 방법.
제2항에 있어서,

상기 알리는 단계가:

상기 반양방향 능력 부분의 값이 변경된 때에 통지하는 단계;

상기 통지에 응답하여 차단신호를 발생하는 단계; 그리고

상기 물리계층으로부터 상기 물리계층의 상부에 있는 상기 계층에 상기 차단신호를 제공하는 단계를 구비함을 특징으로 하는 방법.
제1항에 있어서,

상기 자국단말기 알림 레지스터가 속도 능력 부분을 더 포함하며;

상기 방법이 상대국장치에 대한 통신링크가 설정되었는지를 확인하는 단계와, 상기 통신링크가 설정된 경우에 상기 속도 능력 부분의 값을 갱신하는 단계를 더 구비함을 특징으로 하는 방법.
제4항에 있어서,

상기 확인하는 단계 및 상기 갱신하는 단계가 물리계층내에서 수행되며;

상기 방법이 상기 속도 능력 부분의 값이 갱신되었는지를 상기 물리계층 상부의 계층에 알리는 단계를 더 구비함을 특징으로 하는 방법.
제5항에 있어서,

상기 알리는 단계가:

상기 속도 능력 부분의 상기 값이 갱신된 때 통지를 하는 단계;

상기 통지에 응답하여 차단신호를 발생하는 단계; 그리고

상기 물리계층으로부터 상기 물리계층의 상부에 있는 상기 계층에 상기 차단신호를 제공하는 단계를 더 구비함을 특징으로 하는 방법.
제4항에 있어서,

상기 속도 능력 부분의 상기 값을 갱신하는 단계가 상기 속도 능력 부분의 상기 값을 토글링(toggling)하여 갱신함을 특징으로 하는 방법.
제4항에 있어서,

상기 속도 능력 부분이 상기 자국단말기 알림 레지스터내에 있는 하나 또는 그 이상의 비트들임을 특징으로 하는 방법.
제1항에 있어서,

상기 반양방향 능력 부분이 상기 자국단말기 알림 레지스터내에 있는 하나 또는 그 이상의 비트들임을 특징으로 하는 방법.
제1항에 있어서,

상기 반양방향 능력 부분의 상기 값을 갱신하는 단계가 상기 반양방향 능력 부분의 상기 값을 토글링(toggling)하여 갱신함을 특징으로 하는 방법.
적어도 하나의 단말기가 이더넷 방식의 자동교섭기능을 지원하지 않는 환경에서의 이더넷 통신규약을 위한 병렬검출 시스템에 있어서:

반양방향 능력 부분을 포함하는 자국단말기 알린 레지스터; 그리고

자동교섭기능이 지원되는지를 판단하고 자동교섭기능이 지원되지 않는 상태에서 반양방향 모드를 선택하는 중재기를 구비하며;

상기 중재기가 상기 반양방향 능력 부분의 값을 갱신하여 상기 반양방향모드를 표시함을 특징으로 하는 병렬검출 시스템.
제11항에 있어서,

상기 자국단말기 알림 레지스터 및 상기 중재기가 물리계층내에 있으며;

상기 시스템이 상기 물리계층 상부의 계층에 상기 반양방향 능력 부분의 값이 갱신되었는지를 알리는 인터럽트 발생 유닛을 더 구비함을 특징으로 하는 시스템.
제12항에 있어서,

상기 인터럽트 발생 유닛이:

상기 반양방향 능력 부분 또는 속도 능력 부분의 상기 값이 갱신된 때 상기 중재기로부터 통지를 받고;

상기 통지에 응답하여 차단신호를 발생하고;

상기 차단신호를 상기 물리계층으로부터 상기 물리계층 상부의 상기 계층에 제공하도록 동작함을 특징으로 하는 시스템.
제12항에 있어서,

상기 인터럽트 발생 유닛이 상기 중재기내에 집적되어 있음을 특징으로 하는시스템.
제12항에 있어서,

상기 인터럽트 발생 유닛이 상기 중재기와는 구별된 상기 물리계층에 있는 장치임을 특징으로 하는 시스템.
제11항에 있어서,

상기 자국단말기 알림 레지스터가 속도 능력 부분을 더 포함하며;

상기 중재기가;

상대국 장치에 대한 통신링크가 설정되었는지를 판단하고;

상기 통신링크가 설정되지 않은 경우에 상기 속도 능력 부분의 값을 갱신함을 특징으로 하는 시스템.
제16항에 있어서,

상기 자국단말기 알림 레지스터 및 상기 중재기가 물리계층에 있으며;

상기 시스템이 상기 반양방향 능력 부분과 상기 속도 능력 부분의 값들이 갱신되었는지를 상기 물리계층 상부의 상기 계층에 알리는 인터럽트 발생 유닛을 더 구비함을 특징으로 하는 시스템.
제17항에 있어서,

상기 인터럽트 발생 유닛이:

상기 반양방향 능력 부분 또는 속도 능력 부분의 상기 값이 갱신된 때 상기 중재기로부터 통지를 받고;

상기 통지에 응답하여 차단신호를 발생하고;

상기 차단신호를 상기 물리계층으로부터 상기 물리계층 상부의 상기 계층에 제공하도록 동작함을 특징으로 하는 시스템.
제17항에 있어서,

상기 인터럽트 발생 유닛이 상기 중재기내에 집적되어 있음을 특징으로 하는 시스템.
제17항에 있어서,

상기 인터럽트 발생 유닛이 상기 중재기와는 구별된 상기 물리계층에 있는 장치임을 특징으로 하는 시스템.
제16항에 있어서,

상기 중재기가 상기 속도 능력 부분의 상기 값을 토글링(toggling)하여 갱신함을 특징으로 하는 시스템.
제16항에 있어서,

상기 속도 능력 부분이 상기 자국단말기 알림 레지스터내에 있는 하나 또는 그 이상의 비트들임을 특징으로 하는 시스템.
제11항에 있어서,

상기 시스템이 단일 집적회로에 형성되며;

상기 자국단말기 알림 레지스터 및 상기 중재기가 물리계층내에 있으며;

상기 시스템이 상기 반양방향 능력 부분의 값이 갱신되었는지를 상기 물리계층 상부의 계층에 알리는 인터럽트 발생 유닛을 더 구비함을 특징으로 하는 시스템.
제23항에 있어서,

상기 인터럽트 발생 유닛이 상기 중재기내에 집적됨을 특징으로 하는 시스템.
제23항에 있어서,

상기 물리계층 상부의 상기 계층이 상기 물리계층을 제어하는 제어레지스터를 포함하며;

상기 인터럽트 발생 유닛이 상기 제어레지스터의 대응하는 부분을 갱신하도록 동작함을 특징으로 하는 시스템.
제11항에 있어서,

상기 반양방향 능력 부분이 상기 자국단말기 알림 레지스터내에 있는 하나 또는 그 이상의 비트들임을 특징으로 하는 시스템.
제11항에 있어서,

상기 중재기가 상기 반양방향 능력 부분의 상기 값을 토글링(toggling)하여 갱신함을 특징으로 하는 시스템.
이더넷 통신 규약을 수용하는 시스템에 있어서:

상대국 이더넷 유닛과 인터페이스하는 물리 매체 입출력 유닛;

상기 입출력 유닛층 통하여 상기 상대국 이더넷 유닛으로부터 신호들을 수신하는 수신기;

상기 입출력 유닛을 통하여 상기 상대국 이더넷 유닛으로 신호들을 보내는 송신기;

반양방향 능력 부분을 포함하는 자국단말기 알림 레지스터; 그리고

상기 수신기 및 상기 송신기를 통하여 상기 상대국 이더넷 유닛과의 통신링크가 설정되었는지를 판단하는 중재기를 구비하며;

상기 중재기가:

상기 상대국 이더넷 유닛이 자동교섭기능을 지원하는지를 판단하고;

상기 상대국 이더넷 유닛이 자동교섭기능을 지원하지 않는 상태에서 반양방향 모드를 선택하도록 병렬 검출 모드를 적용하고;

반영방향 모드를 표시하기 위하여 상기 반양방향 능력 부분의 값을 갱신함을 특징으로 하는 시스템.
제28항에 있어서,

상기 자국단말기 알림 레지스터, 상기 중재기, 상기 수신기, 상기 송신기, 그리고 상기 입출력 유닛이 물리계층내에 있으며;

상기 시스템이 상기 물리계층 상부의 계층에 상기 반양방향 능력 부분의 값이 갱신되었는지를 알리는 인터럽트 발생 유닛을 더 구비함을 특징으로 하는 시스템.
제29항에 있어서,

상기 물리계층 상부의 상기 계층이 상기 물리계층을 제어하는 제어레지스터와, 차단수신 논리 유닛을 포함하며;

상기 인터럽트 발생 유닛이:

상기 반양방향 능력 부분 또는 속도 능력 부분의 상기 값이 갱신된 때 상기 중재기로부터 통지를 받고;

상기 통지에 응답하여 차단신호를 발생하고;

상기 차단신호를 상기 차단수신 논리 유닛에 제공하도록 동작하며;

상기 차단수신 논리 유닛이 상기 제어지스터의 대응하는 부분을 갱신함을 특징으로 하는 시스템.
제29항에 있어서,

상기 인터럽트 발생 유닛이 상기 중재기내에 집적됨을 특징으로 하는 시스템.
제29항에 있어서,

상기 인터럽트 발생 유닛이 상기 중재기와는 구별된 상기 물리계층에 있는 장치임을 특징으로 하는 시스템.
제28항에 있어서,

상기 자국단말기 알림 레지스터가 속도 능력 부분을 더 포함하며;

상기 중재기가:

상기 상대국 이더넷 유닛으로부터 수신된 정보를 상기 상대국 이더넷 유닛에 대한 통신링크가 설정되었는지를 판단하는 상기 자국단말기 알림 레지스터의 내용가 비교하고;

상기 통신링크가 설정되지 않은 경우에 상기 속도 능력 부분의 값을 갱신함을 특징으로 하는 시스템.
제33항에 있어서,

상기 자국단말기 알림 레지스터, 상기 중재기, 상기 수신기, 상기 송신기, 그리고 상기 입출력 유닛이 물리계층내에 있으며;

상기 시스템이 상기 반양방향 능력 부분과 상기 속도 능력 부분의 값들이 갱신되었는지를 상기 물리계층 상부의 상기 계층에 알리는 인터럽트 발생 유닛을 더 구비함을 특징으로 하는 시스템.
제34항에 있어서,

상기 물리계층 상부의 상기 계층이 상기 물리계층을 제어하는 제어레지스터와, 차단수신 논리 유닛을 포함하며;

상기 인터럽트 발생 유닛이:

상기 반양방향 능력 부분 또는 속도 능력 부분의 상기 값이 갱신된 때 상기 중재기로부터 통지를 받고;

상기 통지에 응답하여 차단신호를 발생하고;

상기 차단신호를 상기 차단수신 논리 유닛에 제공하도록 동작하며;

상기 차단수신 논리 유닛이 상기 제어지스터의 대응하는 부분을 갱신함을 특징으로 하는 시스템.
제34항에 있어서,

상기 인터럽트 발생 유닛이 상기 중재기내에 집적됨을 특징으로 하는 시스템.
제34항에 있어서,

상기 인터럽트 발생 유닛이 상기 중재기와는 구별된 상기 물리계층에 있는 장치임을 특징으로 하는 시스템.
제33항에 있어서,

상기 중재기가 상기 속도 능력 부분의 상기 값을 토글링하여 갱신함을 특징으로 하는 시스템.
제33항에 있어서,

상기 속도 능력 부분이 상기 자국단말기 알림 레지스터내에 있는 하나 또는 그 이상의 비트들임을 특징으로 하는 시스템.
제29항에 있어서,

상기 시스템이 단일 집적회로에 형성되며;

상기 물리계층 상부의 상기 계층이 상기 물리계층을 제어하는 제어레지스터를 포함하며;

상기 인터럽트 발생 유닛인터럽트 레지스터능력 부분 또는 속도 능력 부분의 상기 값이 갱신된 때 상기 중재기로부터 통지를 받고;

상기 통지에 응답하여 차단신호를 발생하고;

상기 차단신호를 상기 제어레지스터에 제공하여 상기 제어레비스터의 대응하는 부분을 갱신함을 특징으로 하는 시스템.
제28항에 있어서,

상기 반양방향 능력 부분이 상기 자국상대국상대국림 레지스터내에 있는 하나 또는 그 이상의 비트들임을 특징으로 하는 시스템.
제28항에 있어서,

상기 중재기가 상기 속도 능력 부분의 상기 값을 토글링하여 갱신함을 특징으로 하는 시스템.