CN115842871A - 一种基于多型phy芯片的网口通信桥接及管理的方法 - Google Patents
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- 238000004891 communication Methods 0.000 title claims abstract description 190
- 238000007726 management method Methods 0.000 title claims description 34
- 238000000034 method Methods 0.000 claims abstract description 25
- 230000005540 biological transmission Effects 0.000 claims description 13
- 230000002159 abnormal effect Effects 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 239000000835 fiber Substances 0.000 claims description 4
- 230000004807 localization Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 210000001503 joint Anatomy 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
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Abstract
本发明提供了一种基于多型PHY芯片的网口通信桥接及管理的方法，涉及网络通信技术领域。通过链路硬件建立步骤建立多型PHY芯片通信链路，实现各PHY芯片间的协议互联；通过链路软件配置步骤对内配置各PHY芯片，实现多型PHY芯片通信链路的正常通信；此外，由于链路硬件建立均基于不同类型的PHY芯片堆叠连接，并且配置也是通过内部的MCU/ARM芯片与通信板卡进行，故能很好地整合至整机板卡上；因此，本发明具备低成本、简易的，多型，多配置的优点；可以通过现有国产芯片有效地解决通信协议限制，满足整机/单板上网口通信管理和业务的多种PHY芯片的通信桥接；减少对外接口等因素设计风险。
Description
技术领域
本发明涉及网络通信技术领域，尤其涉及一种基于多型PHY芯片的网口通信桥接及管理的方法。
背景技术
在通信、工业以及微波领域里，网口管理以及网口通信非常常见。以太网通信是当今现有局域网采用的最通用的协议，规定了包括物理层连线、电子信号和介质访问层的内容。具有成本低，通信速率高，抗干扰能力强的优点。
在一些具体的应用场景下，设备需要满足特定的需求，但是现有的大型通信设备与整机服务器，通常是基于通用场景进行设计的，在部分场景受使用设备的限制。如：在一些应用场景中，对所使用的通信芯片厂商有所限制；因此，在这样的情况下，通信上会存在协议限制；如何通过限定的几款通信芯片来满足不同协议的通信需求，便成为待以解决的问题。
为了解决该问题，现有技术提出了支持不同协议的外接通信网卡来满足通信需求，但是，出于安全性、小型化、一体化等因素的限制，因此，一些应用场景要求：板卡与板卡间的网口通信需要以芯片内部网口进行通信，且对所使用的通信芯片厂商有所限制，外接通信网卡的方法不能很好地满足该需求。
此外，非对外使用网络变压器输出网口接口设备，在各网口芯片间，各PHY芯片网口通信桥接的方式存在很多桥接情况，需要对接不同的协议，现有技术未提出相关的管理方法。
因此，有必要提供一种基于多型PHY芯片的网口通信桥接及管理的方法来解决上述技术问题。
发明内容
为解决上述之一技术问题，本发明提供的一种基于多型PHY芯片的网口通信桥接及管理的方法， 通过链路硬件建立步骤建立多型PHY芯片通信链路，实现各PHY芯片间的协议互联；通过链路软件配置步骤对内配置各PHY芯片，实现多型PHY芯片通信链路的正常通信；
链路硬件建立步骤：通过多型PHY芯片通信链路对MCU/ARM芯片与通信板卡进行对接，并进行1000Base-X/SGMII与RMII的可配置链路协议转换；
链路软件配置步骤：路软件配置通过对各PHY芯片的工作模式写入、寄存器值写入和函数调用的MAC地址写入进行；并在完成链路软件配置后，对多型PHY芯片通信链路进行LINK建立和网络PING通；
其中，链路硬件建立步骤和链路软件配置步骤均在服务器/载板的整机板卡上完成。
作为更进一步的解决方案，通过多型PHY芯片通信链路进行上行/下行通信；上行通信时：数据通过MCU/ARM芯片进入；下行通信时：通过通信板卡连接对端PC。
作为更进一步的解决方案，多型PHY芯片通信链路包括：MCU/ARM芯片、第一PHY芯片、第二PHY芯片、第三PHY芯片和通信板卡；其中，MCU/ARM芯片与第一PHY芯片连接，第一PHY芯片与第二PHY芯片连接，第二PHY芯片与第三PHY芯片连接；第三PHY芯片与通信板卡连接；其中，第一PHY芯片为百兆PHY芯片；第二PHY芯片和第三PHY芯片均为千兆PHY芯片。
作为更进一步的解决方案，MCU/ARM芯片与第一PHY芯片之间设置为RMII数据传输模式；第一PHY芯片与第二PHY芯片之间设置为UTP数据传输模式；第二PHY芯片与第三PHY芯片之间设置为FIBER数据传输模式；第三PHY芯片与通信板卡之间设置为UTP数据传输模式。
作为更进一步的解决方案，MCU/ARM芯片与通信板卡能受控于不同系统；其中，MCU/ARM芯片通过对接MDC/MDIO管理链路对第一PHY芯片和第二PHY芯片进行寄存器读取和设置；通信板卡通过对接MDC/MDIO管理链路对第三PHY芯片进行寄存器读取和设置。
作为更进一步的解决方案，第一PHY芯片、第二PHY芯片和第三PHY芯片在初始化过程中还执行对齐软复位；并根据各PHY芯片规格的上电时序和上电要求，做对应的软件时序和初始化要求。
作为更进一步的解决方案，在初始化时进行工作模式设置步骤；其中，工作模式设置步骤：
百兆PHY芯片与千兆PHY芯片之间，在寄存器设置上强制LINK为100Mbps-Full模式；
千兆PHY芯片与千兆PHY芯片之间，在寄存器设置上自适应1000Mbps-Full模式；
千兆PHY芯片与通信板卡之间，在寄存器设置上强制LINK为100Mbps-Full模式。
作为更进一步的解决方案，在初始化时进行MAC地址设置步骤；其中，MAC地址设置步骤包括：服务器/载板MAC地址设置步骤、通信板卡MAC地址设置步骤和通信链路LINK步骤：
服务器/载板MAC地址设置步骤：
步骤A1：MCU/ARM芯片准备MAC地址；
步骤A2：通过MDIO管理链路将MAC地址分别写入第一PHY芯片和第二PHY芯片中；
步骤A3：对MAC地址进行读取验证；
若写入成功，则继续执行步骤A4；
若写入失败，则重新执行步骤A1；
步骤A4：通过MDIO管理链路对第一PHY芯片和第二PHY芯片进行寄存器设置；其中，寄存器设置包括：工作模式设置和1000Base-X/SGMII模式设置；
通信板卡MAC地址设置步骤：
步骤B1：通信板卡准备MAC地址；
步骤B2：通过MDIO管理链路将MAC地址写入第三PHY芯片中；
步骤B3：对MAC地址进行读取验证；
若写入成功，则继续执行步骤A4；
若写入失败，则重新执行步骤A1；
步骤B4：通过MDIO管理链路对第三PHY芯片进行寄存器设置；其中，寄存器设置包括：工作模式设置和1000Base-X/SGMII模式设置。
作为更进一步的解决方案，MAC地址共有32位，每一位均有寄存器值的写入和读取；寄存器值分别存储在MAC地址高位寄存器、MAC地址低位寄存器和其他寄存器中；其中，百兆PHY芯片的MAC地址分别通过0X4004、0X4005、0X4006的寄存器进行存储； MAC地址的具体写入的规格和值通过查取对应PHY芯片MAC地址手册得到。
根据上述解决方案中任一项所述的一种基于多型PHY芯片的网口通信桥接及管理的方法，通过如下具体步骤进行多型PHY芯片通信链路的LINK建立和网络PING通：
步骤C1：在步骤A4和步骤B4完成时进行，各PHY芯片互相交换MAC地址；
步骤C2：验证第一PHY芯片和第二PHY芯片是否通信链路LINK正常：
通信链路LINK正常，则继续执行步骤C3；
通信链路LINK异常，则重新执行步骤A4；
步骤C3：通过第一PHY芯片、第二PHY芯片和第三PHY芯片建立多型PHY芯片通信链路，并验证多型PHY芯片通信链路是否通信链路LINK正常：
通信链路LINK正常，则继续执行步骤C4；
通信链路LINK异常，则重新执行步骤B4；
步骤C4：对多型PHY芯片通信链路进行上行/下行通信PING操作；
若上行/下行通信均能PING通，则LINK建立和网络PING通成功；
否则，则LINK建立和网络PING通失败，并返回错误日志信息。
与相关技术相比较，本发明提供的一种基于多型PHY芯片的网口通信桥接及管理的方法具有如下有益效果：
本发明通过链路硬件建立步骤建立多型PHY芯片通信链路，实现各PHY芯片间的协议互联；通过链路软件配置步骤对内配置各PHY芯片，实现多型PHY芯片通信链路的正常通信；此外，由于链路硬件建立均基于不同类型的PHY芯片堆叠连接，并且配置也是通过内部的MCU/ARM芯片与通信板卡进行，故能很好地整合至整机板卡上；因此，本发明具备低成本、简易的，多型，多配置的优点；可以通过现有国产芯片有效地解决通信协议限制，满足整机/单板上网口通信管理和业务的多种PHY芯片的通信桥接；减少对外接口等因素设计风险。
附图说明
图1为本发明实施例提供的多型PHY芯片通信链路的较佳结构示意图；
图2为本发明实施例提供的网口通信桥接及管理方法的较佳流程示意图。
具体实施方式
下面结合附图和实施方式对本发明作进一步说明。
如图1所示，本实施例提供的一种基于多型PHY芯片的网口通信桥接及管理的方法， 通过链路硬件建立步骤建立多型PHY芯片通信链路，实现各PHY芯片间的协议互联；通过链路软件配置步骤对内配置各PHY芯片，实现多型PHY芯片通信链路的正常通信；
链路硬件建立步骤：通过多型PHY芯片通信链路对MCU/ARM芯片与通信板卡进行对接，并进行1000Base-X/SGMII与RMII的可配置链路协议转换；
链路软件配置步骤：路软件配置通过对各PHY芯片的工作模式写入、寄存器值写入和函数调用的MAC地址写入进行；并在完成链路软件配置后，对多型PHY芯片通信链路进行LINK建立和网络PING通；
其中，链路硬件建立步骤和链路软件配置步骤均在服务器/载板的整机板卡上完成。
需要说明的是：出于安全性、小型化、一体化等因素的限制，一些应用场景要求：板卡与板卡间的网口通信需要以芯片内部网口进行通信，且对所使用的通信芯片厂商有所限制，如在一个具体的实时场景下：设备需要在整机板卡上完成通信（不借助外接设备），且需要满足整机国产化需求。但是，现国产芯片未有直接1000Base-X或者SGMII转RMII的芯片，因此，MCU芯片的接口存在RMII限制；当上行通信板卡发出1000Base-X或者SGMII的可配置链路时，便无法通过现有的单一PHY芯片进行协议转换，使得通信链路能够LINK且网络能够PING通。
单独研发转换芯片成本是极其高昂的，且现阶段急需满足该通信需求，而能直接进行协议转换的国产PHY芯片何时上市仍为未知。为了解决该问题，本实施例在满足芯片使用限制的情况下，通过链路硬件建立步骤建立多型PHY芯片通信链路，实现各PHY芯片间的协议互联；通过链路软件配置步骤对内配置各PHY芯片，实现多型PHY芯片通信链路的正常通信；此外，由于链路硬件建立均基于不同类型的PHY芯片堆叠连接，并且配置也是通过内部的MCU/ARM芯片与通信板卡进行，故能很好地整合至整机板卡上。
作为更进一步的解决方案，通过多型PHY芯片通信链路进行上行/下行通信；上行通信时：数据通过MCU/ARM芯片进入；下行通信时：通过通信板卡连接对端PC。
作为更进一步的解决方案，多型PHY芯片通信链路包括：MCU/ARM芯片、第一PHY芯片、第二PHY芯片、第三PHY芯片和通信板卡；其中，MCU/ARM芯片与第一PHY芯片连接，第一PHY芯片与第二PHY芯片连接，第二PHY芯片与第三PHY芯片连接；第三PHY芯片与通信板卡连接；其中，第一PHY芯片为百兆PHY芯片；第二PHY芯片和第三PHY芯片均为千兆PHY芯片。
作为更进一步的解决方案，MCU/ARM芯片与第一PHY芯片之间设置为RMII数据传输模式；第一PHY芯片与第二PHY芯片之间设置为UTP数据传输模式；第二PHY芯片与第三PHY芯片之间设置为FIBER数据传输模式；第三PHY芯片与通信板卡之间设置为UTP数据传输模式。
需要说明的是：在通信系统中，不同的10M/100M/1000M的PHY芯片对外协议均不一致，千兆PHY芯片可以UTP互转Fiber或者SGMII，百兆PHY芯片可以UTP互转RMII或者MII。因此，本实施例构建多型PHY芯片通信链路：
MCU/ARM--百兆PHY芯片--千兆PHY芯片--千兆PHY芯片—PC。
数据传输模式为：（MAC） RMII—UTP—FIBER—UTP。
上行MAC链路进入MCU或者ARM芯片；下行连接对端PC机，链路通路：
该链路结构能满足现有通信领域设备的不同PHY芯片间的协议互联需求，并且满足PHY芯片国产化需求替代，不会受协议等因素影响。此外，通过软件对内配置各类型PHY芯片，保证通信链路可以正常通信，且上下行链路均可以在百兆或十兆模式下LINK且PING通网络。
作为更进一步的解决方案，MCU/ARM芯片与通信板卡能受控于不同系统；其中，MCU/ARM芯片通过对接MDC/MDIO管理链路对第一PHY芯片和第二PHY芯片进行寄存器读取和设置；通信板卡通过对接MDC/MDIO管理链路对第三PHY芯片进行寄存器读取和设置。
作为更进一步的解决方案，第一PHY芯片、第二PHY芯片和第三PHY芯片在初始化过程中还执行对齐软复位；并根据各PHY芯片规格的上电时序和上电要求，做对应的软件时序和初始化要求。
作为更进一步的解决方案，在初始化时进行工作模式设置步骤；其中，工作模式设置步骤：
百兆PHY芯片与千兆PHY芯片之间，在寄存器设置上强制LINK为100Mbps-Full模式；
千兆PHY芯片与千兆PHY芯片之间，在寄存器设置上自适应1000Mbps-Full模式；
千兆PHY芯片与通信板卡之间，在寄存器设置上强制LINK为100Mbps-Full模式。
需要说明的是：MCU与百兆PHY芯片之间可识别MAC地址，百兆PHY芯片与千兆PHY芯片之间在寄存器设置上需要强制LINK为100Mbps-Full模式， 千兆PHY芯片与千兆PHY芯片之间自适应为1000Mbps-Full模式，由于下行网口链路速率要求，也需要通过寄存器和PHY芯片启动初始化设置为100Mbps-Full模式。
在一个具体的实施例中，千兆PHY芯片采用国产裕太微YT8521型号芯片，该芯片与通信板卡之间自适应为100Mbps-Full，为保证链路通信LINK正常和寄存器状正常，同强制设置为模式100Mbps-Full模式；此条通信链路在通信速率上则满足百兆全双工模式。对于各类PHY芯片的寄存器管理，则是通过ARM通信对接MDC/MDIO管理链路对PHY芯片进行寄存器读取和设置。且百兆和千兆PHY芯片在初始化过程中需要对齐软复位，根据各类型PHY芯片规格书的上电时序和要求做软件时序和初始化要求。硬件链路满足管理和物理链接通路。
此硬件桥接方式下，软件的设置也尤为重要；百兆PHY芯片和千兆PHY芯片均为强制100Mbps-Full（寄存器设置），千兆PHY芯片与PC端或通信板卡，PC端可以自适应，也可以PC端强制100Mbps-Full；由于自适应模式下，芯片内部配置可能会识别为10Mbps-Half模式，不满足高速率要求以及通信链路需求，因此，百兆PHY芯片与千兆PHY芯片之间不可自协商模式（寄存器设置）。
此外，自协商模式下存在10Mbps-Half的模式，且千兆PHY芯片通过读取寄存器值可能LINK不上的问题，故对于100M- Half ，需要通过对于百兆/千兆PHY芯片寄存器强制设置为100M-Half。则显示为100Mbps-Half模式，强制模式下，网口通信均可LINK（寄存器值读取）；多型PHY芯片通信桥接正常。
作为更进一步的解决方案，如图2所示，在初始化时进行MAC地址设置步骤；其中，MAC地址设置步骤包括：服务器/载板MAC地址设置步骤、通信板卡MAC地址设置步骤和通信链路LINK步骤：
服务器/载板MAC地址设置步骤：
步骤A1：MCU/ARM芯片准备MAC地址；
步骤A2：通过MDIO管理链路将MAC地址分别写入第一PHY芯片和第二PHY芯片中；
步骤A3：对MAC地址进行读取验证；
若写入成功，则继续执行步骤A4；
若写入失败，则重新执行步骤A1；
步骤A4：通过MDIO管理链路对第一PHY芯片和第二PHY芯片进行寄存器设置；其中，寄存器设置包括：工作模式设置和1000Base-X/SGMII模式设置；
通信板卡MAC地址设置步骤：
步骤B1：通信板卡准备MAC地址；
步骤B2：通过MDIO管理链路将MAC地址写入第三PHY芯片中；
步骤B3：对MAC地址进行读取验证；
若写入成功，则继续执行步骤A4；
若写入失败，则重新执行步骤A1；
步骤B4：通过MDIO管理链路对第三PHY芯片进行寄存器设置；其中，寄存器设置包括：工作模式设置和1000Base-X/SGMII模式设置。
需要说明的是： PHY芯片的MAC地址不可随便写入，有具体MAC写入的规格和值。可以查取PHY芯片MAC地址手册。正确写入MAC地址给PHY芯片后，完成PHY芯片通信桥接。可以正常通信和网口管理以及网口业务功能的使用在整机服务器或单板上的网口链路通信。
作为更进一步的解决方案，MAC地址共有32位，每一位均有寄存器值的写入和读取；寄存器值分别存储在MAC地址高位寄存器、MAC地址低位寄存器和其他寄存器中；其中，百兆PHY芯片的MAC地址分别通过0X4004、0X4005、0X4006的寄存器进行存储； MAC地址的具体写入的规格和值通过查取对应PHY芯片MAC地址手册得到。
根据上述解决方案中任一项所述的一种基于多型PHY芯片的网口通信桥接及管理的方法，如图2所示，通过如下具体步骤进行多型PHY芯片通信链路的LINK建立和网络PING通：
步骤C1：在步骤A4和步骤B4完成时进行，各PHY芯片互相交换MAC地址；
步骤C2：验证第一PHY芯片和第二PHY芯片是否通信链路LINK正常：
通信链路LINK正常，则继续执行步骤C3；
通信链路LINK异常，则重新执行步骤A4；
步骤C3：通过第一PHY芯片、第二PHY芯片和第三PHY芯片建立多型PHY芯片通信链路，并验证多型PHY芯片通信链路是否通信链路LINK正常：
通信链路LINK正常，则继续执行步骤C4；
通信链路LINK异常，则重新执行步骤B4；
步骤C4：对多型PHY芯片通信链路进行上行/下行通信PING操作；
若上行/下行通信均能PING通，则LINK建立和网络PING通成功；
否则，则LINK建立和网络PING通失败，并返回错误日志信息。
需要说明的是：在确保MAC地址分配正常、LINK建立和网络PING通的情况下，便能通过多型PHY芯片通信链路进行多协议通信，不受到芯片选型带来的协议限制。
综上所述，本实施例提供了一种低成本、简易的，多型，多配置的多类PHY芯片通信桥接的应用，可以有效的减少受国产化需求以及通信协议的限制，满足整机/单板上网口通信管理和业务的多种PHY芯片的通信桥接。减少对外接口等因素设计风险；能够有效保护网口通信电气设备正常通信链路工作以及稳定性。
以上仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (10)
1.一种基于多型PHY芯片的网口通信桥接及管理的方法，其特征在于， 通过链路硬件建立步骤建立多型PHY芯片通信链路，实现各PHY芯片间的协议互联；通过链路软件配置步骤对内配置各PHY芯片，实现多型PHY芯片通信链路的正常通信；
链路硬件建立步骤：通过多型PHY芯片通信链路对MCU/ARM芯片与通信板卡进行对接，并进行1000Base-X/SGMII与RMII的可配置链路协议转换；
链路软件配置步骤：路软件配置通过对各PHY芯片的工作模式写入、寄存器值写入和函数调用的MAC地址写入进行；并在完成链路软件配置后，对多型PHY芯片通信链路进行LINK建立和网络PING通；
其中，链路硬件建立步骤和链路软件配置步骤均在服务器/载板的整机板卡上完成。
2.根据权利要求1所述的一种基于多型PHY芯片的网口通信桥接及管理的方法，其特征在于，通过多型PHY芯片通信链路进行上行/下行通信；上行通信时：数据通过MCU/ARM芯片进入；下行通信时：通过通信板卡连接对端PC。
3.根据权利要求2所述的一种基于多型PHY芯片的网口通信桥接及管理的方法，其特征在于，多型PHY芯片通信链路包括：MCU/ARM芯片、第一PHY芯片、第二PHY芯片、第三PHY芯片和通信板卡；其中，MCU/ARM芯片与第一PHY芯片连接，第一PHY芯片与第二PHY芯片连接，第二PHY芯片与第三PHY芯片连接；第三PHY芯片与通信板卡连接；其中，第一PHY芯片为百兆PHY芯片；第二PHY芯片和第三PHY芯片均为千兆PHY芯片。
4.根据权利要求3所述的一种基于多型PHY芯片的网口通信桥接及管理的方法，其特征在于，MCU/ARM芯片与第一PHY芯片之间设置为RMII数据传输模式；第一PHY芯片与第二PHY芯片之间设置为UTP数据传输模式；第二PHY芯片与第三PHY芯片之间设置为FIBER数据传输模式；第三PHY芯片与通信板卡之间设置为UTP数据传输模式。
5.根据权利要求4所述的一种基于多型PHY芯片的网口通信桥接及管理的方法，其特征在于，MCU/ARM芯片与通信板卡能受控于不同系统；其中，MCU/ARM芯片通过对接MDC/MDIO管理链路对第一PHY芯片和第二PHY芯片进行寄存器读取和设置；通信板卡通过对接MDC/MDIO管理链路对第三PHY芯片进行寄存器读取和设置。
6.根据权利要求5所述的一种基于多型PHY芯片的网口通信桥接及管理的方法，其特征在于，第一PHY芯片、第二PHY芯片和第三PHY芯片在初始化过程中还执行对齐软复位；并根据各PHY芯片规格的上电时序和上电要求，做对应的软件时序和初始化要求。
7.根据权利要求6所述的一种基于多型PHY芯片的网口通信桥接及管理的方法，其特征在于，在初始化时进行工作模式设置步骤；其中，工作模式设置步骤：
百兆PHY芯片与千兆PHY芯片之间，在寄存器设置上强制LINK为100Mbps-Full模式；
千兆PHY芯片与千兆PHY芯片之间，在寄存器设置上自适应1000Mbps-Full模式；
千兆PHY芯片与通信板卡之间，在寄存器设置上强制LINK为100Mbps-Full模式。
8.根据权利要求7所述的一种基于多型PHY芯片的网口通信桥接及管理的方法，其特征在于，在初始化时进行MAC地址设置步骤；其中，MAC地址设置步骤包括：服务器/载板MAC地址设置步骤、通信板卡MAC地址设置步骤和通信链路LINK步骤：
服务器/载板MAC地址设置步骤：
步骤A1：MCU/ARM芯片准备MAC地址；
步骤A2：通过MDIO管理链路将MAC地址分别写入第一PHY芯片和第二PHY芯片中；
步骤A3：对MAC地址进行读取验证；
若写入成功，则继续执行步骤A4；
若写入失败，则重新执行步骤A1；
步骤A4：通过MDIO管理链路对第一PHY芯片和第二PHY芯片进行寄存器设置；其中，寄存器设置包括：工作模式设置和1000Base-X/SGMII模式设置；
通信板卡MAC地址设置步骤：
步骤B1：通信板卡准备MAC地址；
步骤B2：通过MDIO管理链路将MAC地址写入第三PHY芯片中；
步骤B3：对MAC地址进行读取验证；
若写入成功，则继续执行步骤A4；
若写入失败，则重新执行步骤A1；
步骤B4：通过MDIO管理链路对第三PHY芯片进行寄存器设置；其中，寄存器设置包括：工作模式设置和1000Base-X/SGMII模式设置。
9.根据权利要求8所述的一种基于多型PHY芯片的网口通信桥接及管理的方法，其特征在于， MAC地址共有32位，每一位均有寄存器值的写入和读取；寄存器值分别存储在MAC地址高位寄存器、MAC地址低位寄存器和其他寄存器中；其中，百兆PHY芯片的MAC地址分别通过0X4004、0X4005、0X4006的寄存器进行存储； MAC地址的具体写入的规格和值通过查取对应PHY芯片MAC地址手册得到。
10.根据权利要求1至权利要求9任一项所述的一种基于多型PHY芯片的网口通信桥接及管理的方法，其特征在于，通过如下具体步骤进行多型PHY芯片通信链路的LINK建立和网络PING通：
步骤C1：在步骤A4和步骤B4完成时进行，各PHY芯片互相交换MAC地址；
步骤C2：验证第一PHY芯片和第二PHY芯片是否通信链路LINK正常：
通信链路LINK正常，则继续执行步骤C3；
通信链路LINK异常，则重新执行步骤A4；
步骤C3：通过第一PHY芯片、第二PHY芯片和第三PHY芯片建立多型PHY芯片通信链路，并验证多型PHY芯片通信链路是否通信链路LINK正常：
通信链路LINK正常，则继续执行步骤C4；
通信链路LINK异常，则重新执行步骤B4；
步骤C4：对多型PHY芯片通信链路进行上行/下行通信PING操作；
若上行/下行通信均能PING通，则LINK建立和网络PING通成功；
否则，则LINK建立和网络PING通失败，并返回错误日志信息。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310118199.7A CN115842871A (zh) | 2023-02-15 | 2023-02-15 | 一种基于多型phy芯片的网口通信桥接及管理的方法 |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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|---|---|
| CN115842871A true CN115842871A (zh) | 2023-03-24 |
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ID=85579702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310118199.7A Pending CN115842871A (zh) | 2023-02-15 | 2023-02-15 | 一种基于多型phy芯片的网口通信桥接及管理的方法 |
Country Status (1)
| Country | Link |
|---|---|
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