KR20040009745A - 임베디드 플래시 셀 제조 방법 - Google Patents

임베디드 플래시 셀 제조 방법 Download PDF

Info

Publication number
KR20040009745A
KR20040009745A KR1020020043791A KR20020043791A KR20040009745A KR 20040009745 A KR20040009745 A KR 20040009745A KR 1020020043791 A KR1020020043791 A KR 1020020043791A KR 20020043791 A KR20020043791 A KR 20020043791A KR 20040009745 A KR20040009745 A KR 20040009745A
Authority
KR
South Korea
Prior art keywords
metal
cell
embedded flash
flash cell
layer
Prior art date
Application number
KR1020020043791A
Other languages
English (en)
Other versions
KR100477540B1 (ko
Inventor
김봉길
Original Assignee
동부전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부전자 주식회사 filed Critical 동부전자 주식회사
Priority to KR10-2002-0043791A priority Critical patent/KR100477540B1/ko
Publication of KR20040009745A publication Critical patent/KR20040009745A/ko
Application granted granted Critical
Publication of KR100477540B1 publication Critical patent/KR100477540B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 임베디드 플래시 셀 제조 방법에 관한 것으로, 공통 소스 라인을 메탈1 콘택을 통해 메탈1으로 연결하고 비트 라인은 메탈1, 2 스택 비아를 이용하여 메탈2로 연결하여 ISO 레이어와 폴리1 레이어를 길게 만듬으로써, 추가적인 공정 없이 시링크(shrink)된 0.18㎛ 셀(cell)을 간단한 공정으로 만들 수 있으며, 또한 기존에 발생하던 폴리1 브리지(bridge)에 대한 프로세스의 부담을 제거할 수 있어 수율을 향상시킬 수 있는 기술에 관한 것이다.

Description

임베디드 플래시 셀 제조 방법{METHOD OF MANUFACTURE EMBEDDED FLASH CELL}
본 발명은 임베디드 플래시 셀(Embedded Flash Cell) 제조 방법에 관한 것으로, 특히 추가적인 공정 없이 시링크(shrink)된 0.18㎛ 셀(cell)을 간단한 공정으로 만들 수 있으며, 또한 기존에 발생하던 폴리1 브리지(bridge)에 대한 프로세스의 부담을 제거하여 수율을 향상시킬 수 있는 임베디드 플래시 셀 제조 방법에 관한 것이다.
일반적으로, 플래시 메모리(Flash memory)는 비휘발성 메모리(Nonvolatile memory)로 기기부품용도로 시작하여 현재는 주 기억 장치용으로 그 활용도가 증가되고 있으며, 칩 집적도 또한 증가하고 있다. 한편, 플래시 메모리는 일반 로직(Logic)에 내장(Embedded)되어 그 제품이 다양하게 응용되고 있다.
현재 개발하고 있는 0.25㎛ 임베디드 플래시 웨이퍼(Embedded Flash Wafer)에 ISO 레이어(layer)가 전형적인 직사각형의 0.25㎛ 셀을 디자인하여 기술의 가능성을 검토한 결과, ISO층과 폴리1 레이어(Poly1 layer)을 포토 마스크로 진행하면 레이어 코너(coner) 부분이 라운딩(rounding)되어 후속 공정인 셀 게이트(워드 라인) 공정에서 조금만 미스얼라인(misalign)이 발생해도 폴리1 레이어가 브리지(bridge) 될 가능성이 있고, 셀의 특성이 바뀌어 셀 배열이 나빠 수율(yield)에 나쁜 영향을 준다.
따라서, 이를 개선하기 위해 ISO 레이어와 폴리1 레이어를 긴 직사각형으로 형성하면 위의 문제는 해결될 수 있다.
그러나, NOR형의 플래시 셀은 가상의 그라운드(virtual ground) 방식으로 사용하기 때문에 소스를 하나로 연결 시켜야 한다. 보통 타사에서는 필드 산화막(Field Oxide; FOX)을 셀프 얼라인 소스 에치(Self Align Source Etch; SAS)를 사용해서 한정한 후 접합으로 소스 라인을 연결시키는 방법을 사용한다. 그런데, 셀프 얼라인 소스 에치(SAS)를 적용하면 ISO 프로파일 및 여러 새로운 기술을 개발해야하는 부담이 있다.
그러면, 첨부도면을 참조하여 종래의 임베디드 플래시 셀(Embedded FlashCell) 제조 방법 및 그 문제점에 대해 좀더 자세히 설명하기로 한다.
도 1은 종래에 사용하고 있는 NOR 어레이 방식의 임베디드 플래시 셀의 래이아웃(Layout) 도면이다.
NOR 어레이 셀은 도시된 바와 같이, 비트 라인(2a-2c)은 M1 콘택을 통해 메탈 1으로 연결을 하고, 공통 소스 라인(4)은 ISO 레이어(3)를 짧은 직사각형으로 형성하여 접합(junction)으로 연결을 한다.
그러나, 셀 크기가 오그라들수록(shrink) 짧은 직사각형으로 ISO와 폴리1 레이어를 포토 마스크 공정으로 구현한다. 이럴 경우, 도 1에서 보는 바와 같이, ISO 에지 부분(5)이 라운딩되어 후속 공정인 셀 게이트 마스크 공정 진행시 마스크 오버레이(Mask Overlay)가 시프트(shift)할 경우 폴리1이 브리지(bridge) 될 가능성이 높으며, ISO 프로파일이 라운딩되면 좌우 셀의 모양이 다르게 되어 셀 커런트 분포가 넓어져 센싱 마진이 없어지게 되므로 수율(yield)에 나쁜 영향을 끼친다.
도 1에서, 도면부호 6은 포토 마스크 진행후 코너 라운딩(corner rounding)된 부분이고, 도면부호 7은 테크놀러지가 시링크(shrink) 될 수록 포토 마스크 진행시 코너 라운딩이 많이 발생한 부분을 나타낸다. 이런 경우, 워드 라인(1a-1c)이 미스얼라인(misalign)되면 폴리1이 브리지(bridge) 될 가능성이 높다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 공통 소스 라인을 메탈1 콘택을 통해 메탈1으로 연결하고 비트 라인은 메탈1, 2 스택 비아(stack Via)를 이용하여 메탈2로 연결하여 ISO 레이어와 폴리1레이어를 길게 만듬으로써, 추가적인 공정 없이 시링크(shrink)된 0.18㎛ 셀(cell)을 간단한 공정으로 만들 수 있는 임베디드 플래시 셀 제조 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 기존에 발생하던 폴리1 브리지(bridge)에 대한 프로세스의 부담을 제거하여 수율을 향상시킬 수 있는 임베디드 플래시 셀 제조 방법을 제공하는데 있다.
도 1은 종래 기술에 따른 임베디드 플래시 셀 제조 방법을 설명하기 위한 래아아웃 도면
도 2는 본 발명에 의한 임베디드 플래시 셀 제조 방법을 설명하기 위한 래아아웃 도면
(도면의 주요 부분에 대한 부호의 설명)
11a∼11c : 워드 라인12a∼12c : 메탈2 라인(비트라인)
13 : ISO 라인14 : 메탈1 라인(공통 소스라인)
15 : ISO 라인16 : 폴리1 라인
상기 목적을 달성하기 위한 본 발명의 임베디드 플래시 셀 제조 방법은,
NOR 타입의 셀 어레이 방식을 사용하는 플래시 메모리 셀의 제조 방법에 있어서,
공통 소스 라인은 메탈1 콘택을 통해 메탈1으로 연결하고,
비트 라인은 메탈1 및 2 스택 비아를 이용하여 메탈2로 연결하여,
ISO 레이어와 폴리1 레이어를 길게 형성한 것을 특징으로 하는 것을 특징으로 한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 2는 본 발명에 의한 임베디드 플래시 셀 제조 방법을 설명하기 위한 래아아웃 도면이다.
도시된 바와 같이, 공통 소스 라인을 메탈1 콘택을 통해 메탈1으로 연결하고, 비트 라인은 메탈1 및 2 스택 비아(Stack Via)를 이용하여 메탈2로 연결하여, ISO 레이어와 폴리1 레이어를 길게 형성한다.
따라서, 본 발명은 소스 라인을 메탈1 콘택으로 한정한 후 메탈1으로 연결하고, 비트 라인인 드레인은 메탈2로 연결하는 새로운 셀 래이아웃을 사용하므로써, 새로운 기술 개발 없이도 간단하게 종래의 프로세스 스킴(process scheme)을 가지고 0.18㎛ 임베디드 플래시 셀을 개발할 수 있다.
또한, 기존에 발생하던 폴리1 브리지(bridge)에 대한 프로세스의 부담을 제거할 수 있으며, 항상 같은 셀(Cell)을 만들 수 있기 때문에 셀 전류(cell current) 분포 특성이 향상된다.
이상에서 설명한 바와 같이, 본 발명에 의한 임베디드 플래시 셀 제조 방법에 의하면, 공통 소스 라인을 메탈1 콘택을 통해 메탈1으로 연결하고 비트 라인은 메탈1, 2 스택 비아(stack Via)를 이용하여 메탈2로 연결하여 ISO 레이어와 폴리1 레이어를 길게 만듬으로써, 추가적인 공정 없이 시링크(shrink)된 0.18㎛ 셀(cell)을 간단한 공정으로 만들 수 있어 가격 경쟁력을 높일 수 있다.
또한, 기존에 발생하던 폴리1 브리지(bridge)에 대한 프로세스의 부담을 제거하여 수율을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (1)

  1. NOR 타입의 셀 어레이 방식을 사용하는 플래시 메모리 셀의 제조 방법에 있어서,
    공통 소스 라인은 메탈1 콘택을 통해 메탈1으로 연결하고,
    비트 라인은 메탈1 및 2 스택 비아를 이용하여 메탈2로 연결하여,
    ISO 레이어와 폴리1 레이어를 길게 형성한 것을 특징으로 하는 것을 특징으로 하는 임베디드 플래시 셀 제조 방법.
KR10-2002-0043791A 2002-07-25 2002-07-25 임베디드 플래시 셀 제조 방법 KR100477540B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0043791A KR100477540B1 (ko) 2002-07-25 2002-07-25 임베디드 플래시 셀 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0043791A KR100477540B1 (ko) 2002-07-25 2002-07-25 임베디드 플래시 셀 제조 방법

Publications (2)

Publication Number Publication Date
KR20040009745A true KR20040009745A (ko) 2004-01-31
KR100477540B1 KR100477540B1 (ko) 2005-03-18

Family

ID=37318631

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0043791A KR100477540B1 (ko) 2002-07-25 2002-07-25 임베디드 플래시 셀 제조 방법

Country Status (1)

Country Link
KR (1) KR100477540B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9088291B2 (en) 2005-10-24 2015-07-21 Realtek Semiconductor Corp. USB apparatus

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154731A (ja) * 1997-07-31 1999-02-26 Nec Corp 半導体装置
KR100264816B1 (ko) * 1998-03-26 2000-09-01 윤종용 비휘발성 메모리 장치 및 그 동작 방법
JP3540640B2 (ja) * 1998-12-22 2004-07-07 株式会社東芝 不揮発性半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9088291B2 (en) 2005-10-24 2015-07-21 Realtek Semiconductor Corp. USB apparatus

Also Published As

Publication number Publication date
KR100477540B1 (ko) 2005-03-18

Similar Documents

Publication Publication Date Title
US20060113533A1 (en) Semiconductor device and layout design method for the same
CN102117805B (zh) 半导体结构及其制造方法
US20100203728A1 (en) Semiconductor device and a manufacturing method thereof
US7364973B2 (en) Method of manufacturing NOR-type mask ROM device and semiconductor device including the same
WO2007069305A1 (ja) 半導体装置とその製造方法
CN101752315A (zh) 集成电路结构的制造方法
US7384845B2 (en) Methods of fabricating flash memory devices including word lines with parallel sidewalls
US7320904B2 (en) Manufacturing method for non-active electrically structures in order to optimize the definition of active electrically structures in an electronic circuit integrated on a semiconductor substrate and corresponding circuit
KR20040009745A (ko) 임베디드 플래시 셀 제조 방법
JP2007194562A (ja) 半導体装置及びその製造方法
US20050074938A1 (en) Method for fabricating semiconductor device
KR100376269B1 (ko) 플래쉬 메모리 소자의 제조방법
CN111129025A (zh) Nord闪存的制造方法
JPH11214528A (ja) 半導体装置
US6306706B1 (en) Method and system for fabricating a flash memory array
KR20010036336A (ko) 반도체 디바이스의 메모리 셀 제조 방법
US6974995B1 (en) Method and system for forming dual gate structures in a nonvolatile memory using a protective layer
CN110943038B (zh) 闪存的制造方法及闪存
KR100558540B1 (ko) 반도체 소자 제조방법
KR100937665B1 (ko) 노어 플래쉬 메모리 제조방법
US6777762B2 (en) Mask ROM structure having a coding layer between gates and word lines
KR100368321B1 (ko) 반도체 소자의 제조 방법
KR20010065328A (ko) 메모리 로직 복합 반도체 소자의 바이폴라 접합트랜지스터 제조방법
KR20010036335A (ko) 반도체 디바이스의 메모리 셀 제조 방법
KR100453865B1 (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120221

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee