KR20040008719A - 반도체장치의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 금속전극을 사용하는 캐패시터에서 공정단순화가 가능한 캐패시터 제조공정을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 금속막으로 하부전극을 형성하는 단계; 상기 하부전극의 표면을 산화시켜 금속산화막을 유전체 박막으로 형성하는 단계: 및 상기 유전체 박막 상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다. 또한 본 발명은 기판상에 금속막으로 하부전극을 형성하는 단계; 상기 하부전극의 표면을 질화시켜 금속질화막을 유전체 박막으로 형성하는 단계: 및 상기 유전체 박막 상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.

Description

반도체장치의 캐패시터 제조방법{Method for fabricating capacitor in semiconductor device}

본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 장치의 캐패시터 제조 방법에 관한 것이다.

반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.

이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.

캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.

C=ε·As/d

여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.

따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.

이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 콘케이브(concave) 구조, 실린더(sylinder) 구조, 다층 핀(fin) 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.

그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.

따라서, 근래에 들어서는 주로 유전체 박막의 유전율의 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다. 전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 소위 NO(Nitride-Oxide) 구조의 캐패시터가 주류를 이루었으나, 최근에는 Ta₂O₅, (Ba,Sr)TiO₃(이하 BST라 함) 등의 고유전체 물질이나, (Pb,Zr)TiO₃(이하 PZT라 함), (Pb,La)(Zr,Ti)O₃(이하 PLZT라 함), SrBi₂Ta₂O₉(이하 SBT라 함), SrBi₂(Ta_1-x,Nbx)₂O₉(이하 SBTN이라 함), Bi_4-xLa_xTi₃O₁₂(이하 BLT라 함), Bi₄Ti₃O₁₂(이하, BIT라 함)등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.

이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는 유전체 주변 물질 및 공정의 적절한 제어가 수반되어야 한다.

일반적으로, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 Pt, Ir, Ru, RuO₂, IrO₂등을 사용하고 있다.

도1a 내지 도1c는 종래기술에 의한 캐패시터 제조방법을 나타내는 공정단면도이다.

먼저 도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그러(13)를 형성한다.

이어서 도1b에 도시된 바와 같이, 기판전면에 금속막으로 하부전극용 전도막(14)을 형성하고, 그 상부에 유전체박막(15)를 형성한다. 유전체박막(15)는 전통적으로 사용하는 실리콘질화막 또는 실리콘산화막을 사용하거나 전술한 고유전체 물질이나 강유전체 물질을 사용할 수 있다.

이어서 유전체 박막(15) 상부에 상부전극용 전도막(16)을 금속막으로 형성한다. 여기서 상하부 전극용 금속막으로 Pt, Ir, Ru, RuO₂, IrO₂등을 사용할 수 있다.

이어서 도1c에 도시된 바와 같이, 하부전극용 전도막(14) 및 유전체 박막(15)를 패터닝하여 하부전극(14') 및 유전체 박막(15')을 형성한다.

이어서 유전체 박막(15') 상에 상부전극용 전도막(16)을 패터닝하여 상부전극(16')을 형성한다. 여기서 상기와 같이 하부전극 및 유전체 박막을 패터닝하고 상부전극을 패터닝하는 공정으로 캐패시터 형성공정을 진행하거나 상,하부전극 및 유전체 박막을 한번에 패터닝하여 캐패시터를 형성하는 공정을 진행할 수 있다.

상기와 같은 캐패시터 제조공정은 하부전극용 전도막 상에 유전체 박막을 형성하고 패터닝하는등 여러 공정을 진행해야 하는데 보다 단순화된 캐패시터 제조공정이 필요하다.

본 발명은 금속전극을 사용하는 캐패시터에서 공정단순화가 가능한 캐패시터 제조공정을 제공함을 목적으로 한다.

도1a 내지 도1c는 종래기술에 의한 캐패시터 제조방법을 나타내는 공정단면도.

도2a 내지 도2c는 본 발명의 바람직한 실시예에 따른 반도체 캐패시터 제조방법을 나타내는 공정단면도.

<도면의 주요부분에 대한 부호의 설명>

20 : 기판

21 : 활성영역

22 : 층간절연막

23 : 콘택플러그

24' : 하부전극

25' : 유전체박막

26' : 상부전극

상기의 목적을 달성하기 위한 본 발명은 기판상에 금속막으로 하부전극을 형성하는 단계; 상기 하부전극의 표면을 산화시켜 금속산화막을 유전체 박막으로 형성하는 단계: 및 상기 유전체 박막 상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.

또한 본 발명은 기판상에 금속막으로 하부전극을 형성하는 단계; 상기 하부전극의 표면을 질화시켜 금속질화막을 유전체 박막으로 형성하는 단계: 및 상기 유전체 박막 상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2a 내지 도2c는 본 발명에 의한 바람직한 실시예에 따른 캐패시터 제조방법을 나타내는 도면이다.

먼저 도2a에 도시된 바와 같이, 활성영역(21)이 형성된 반도체기판(20)상에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하여 반도체기판(20)의 활성영역(21)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(23)를 형성한다.

이어서 도2b에 도시된 바와 같이, 기판전면에 금속막으로 하부전극용 금속막(24)을 형성한다.

이어서 유전체박막(24)으로 하부전극용 금속막을 형성한후 금속증착 챔버 또는 플라즈마 형성이 되는 장비에서, 질소 또는 산소 플라즈마 분위기에서 플라즈마 처리를 하여 하부전극용 금속막의 표면을 얇게 질화 또는 산화시켜 금속질화물 또는 산화물을 형성한다. 예컨대 Al와 N₂를 이용하여 AlN막을 형성하거나, Al과 O₂를 이용하여 Al₂O₃막을 형성하거나, Ti와 O₂를 이용하여 TiO₂막을 형성할 수 있다.

따라서 하부전극용 금속막(24)은 유전체 박막으로 형성될 금속질화물 또는 산화물에 따라 적절하게 선택한다. 여기서 하부전극용 금속막의 질화 또는 산화를 위해서 따로 플라즈마 장비를 사용할 수도 있으나, IMP(Ion Metal Plasma) TiN,MOCVD(Metal-Organic Chemical Vapor Deposition) TiN 챔버와 같이 플라즈마를 사용하는 챔버를 사용함으로서 인시츄(IN-Situ)로 공정진행이 가능하며, 플라즈마 파워를 조절하여(예컨대 50W ~ 1000W) 수십Å 정도의 얇은 두께의 질화막 또는 산화막을 형성할 수 있다.

이어서 유전체박막(24)상에 상부전극용 전도막(26)을 금속막으로 형성한다.

이어서 도2c에 도시된 바와 같이, 하부전극용 금속막(24) 및 유전체 박막(25)을 패터닝하여 하부전극(24')과 유전체 박막(25')를 형성한다. 상부전극(26')으로 Pt, Ir, Ru, RuO₂, IrO₂등을 사용할 수 있다.

여기서 상기와 같이 하부전극 및 유전체 박막을 패터닝하여 형성하고, 상부전극을 패터닝하여 형성하는 공정으로 캐패시터 형성공정을 진행하거나 상,하부전극 및 유전체 박막을 한번에 패터닝하여 캐패시터를 형성하는 공정으로 진행할 수 있다.

본 발명에 의한 캐패시터 제조공정은 유전체 박막을 따로 형성하지 않고 금속하부전극을 형성한 챔버에서 금속하부전극 표면을 질화 또는 산화시킴으로서 유전체박막을 형성하여 전체적인 반도체 제종공정상의 비용이 절감되는 효과가 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 따른 캐패시터 제조공정은 유전체 박막을 따로 형성할 필요가 없기 때문에 공정비용이 절감되는 효과를 가지고 있다.

Claims (7)

1. 기판상에 금속막으로 하부전극을 형성하는 단계;

   상기 하부전극의 표면을 산화시켜 금속산화막을 유전체 박막으로 형성하는 단계: 및

   상기 유전체 박막 상에 상부전극을 형성하는 단계

   를 포함하는 반도체 장치의 캐패시터 제조방법.
2. 기판상에 금속막으로 하부전극을 형성하는 단계;

   상기 하부전극의 표면을 질화시켜 금속질화막을 유전체 박막으로 형성하는 단계: 및

   상기 유전체 박막 상에 상부전극을 형성하는 단계

   를 포함하는 반도체 장치의 캐패시터 제조방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 하부전극 표면을 질화 또는 산화시키는 것은 플라즈마 질소 또는 플라즈마 산소를 이용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
4. 제 2 항에 있어서

   상기 금속질화물은 AlN막인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
5. 제 1 항에 있어서,

   상기 금속산화물은 Al₂O₃막 또는 TiO₂막 인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
6. 제 3 항에서,

   상기 금속질화물 또는 상기 하부전극을 형성한 챔버에서 형성하는 것을 특징으로 하는 캐패시터 제조방법.
7. 제 1 항 또는 제 2 항에 있어서,

   상기 플라즈마 질소 또는 플라즈마 산소를 이용하여 상기 하부전극을 질화또는 산화시키는 공정은 바이어스 파워를 50W ~ 1000W 범위에서 공정을 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.