KR20040008471A - Method for manufacturing a metal line of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 SAC(Self-Aligned-Contact) 공정을 이용한 플러그(Plug) 형성 공정에 있어서, 선택 등방성 식각으로 상부부위만 사이드 노치 프로파일(Side notch profile)을 갖는 하부배선을 형성하여 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor device. In particular, in a plug forming process using a self-aligned-contact process, only a top notch profile is formed by isotropic etching. The present invention relates to a method of forming a metal wiring of a semiconductor device to form a lower wiring having an improved yield and reliability of the device.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도이다.1A to 1D are cross-sectional views illustrating a metal wiring forming method of a semiconductor device according to the prior art.
도 1a를 참조하면, 반도체 기판(11)상에 제 1 층간 산화막(13)을 형성한다.Referring to FIG. 1A, a first interlayer oxide film 13 is formed on a semiconductor substrate 11.
그리고, 상기 제 1 층간 산화막(13) 상에 제 1 다결정 실리콘층(15), 텅스텐(W)층(17) 및 제 1 질화막의 하드 마스크(Hard mask)층(19)을 순차적으로 형성한다.A first polycrystalline silicon layer 15, a tungsten (W) layer 17, and a hard mask layer 19 of the first nitride layer are sequentially formed on the first interlayer oxide layer 13.
이어, 상기 하드 마스크층(19) 상에 제 1 감광막을 도포하고, 상기 제 1 감광막을 하부배선이 형성될 부위에만 남도록 선택적으로 노광 및 현상하여 제 1 감광막 패턴(21)을 형성한다.Subsequently, a first photoresist film is coated on the hard mask layer 19, and the first photoresist film is selectively exposed and developed so as to remain only at a portion where a lower wiring is to be formed, thereby forming a first photoresist pattern 21.
도 1b를 참조하면, 상기 제 1 감광막 패턴(21)을 마스크로 상기 하드 마스크층(19)을 식각하고, 상기 텅스텐층(17)과 제 1 다결정 실리콘층(15)을 식각하여 하부배선을 형성한 후, 상기 제 1 감광막 패턴(21)을 제거한다.Referring to FIG. 1B, the hard mask layer 19 is etched using the first photoresist pattern 21 as a mask, and the tungsten layer 17 and the first polycrystalline silicon layer 15 are etched to form lower interconnections. After that, the first photoresist pattern 21 is removed.
그리고, 상기 하부배선을 포함한 전면에 제 2 질화막을 형성하고, 에치백(Etch-back)하여 상기 하부배선 측벽에 제 2 질화막 스페이서(23)를 형성한다.In addition, a second nitride film is formed on the entire surface including the lower wiring, and etched back to form a second nitride film spacer 23 on the lower wiring sidewall.
이어, 상기 제 2 질화막 스페이서(23)를 포함한 전면에 제 2 층간 산화막(25)을 형성하고, 평탄화 공정을 진행한다.Subsequently, a second interlayer oxide film 25 is formed on the entire surface including the second nitride film spacer 23, and the planarization process is performed.
도 1c를 참조하면, 플러그용 마스크를 사용한 사진식각 공정으로 상기 제 1, 제 2 층간 산화막(13,25)을 식각하여 플러그용 콘택홀을 형성한다.Referring to FIG. 1C, a plug contact hole is formed by etching the first and second interlayer oxide layers 13 and 25 by a photolithography process using a plug mask.
도 1d를 참조하면, 상기 플러그용 콘택홀을 포함한 전면에 제 2 다결정 실리콘층을 형성한다.Referring to FIG. 1D, a second polycrystalline silicon layer is formed on the entire surface including the plug contact hole.
그리고, 상기 제 2 층간 산화막(25)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 제 2 다결정 실리콘층을 식각하여 플러그(27)를 형성한다.The second polycrystalline silicon layer is etched by a chemical mechanical polishing method using the second interlayer oxide film 25 as an etch stop film to form a plug 27.
도 2a는 종래의 플러그용 콘택홀 형성 공정에서 하부배선이 노출되는 현상을 도시한 단면도이고, 도 2b는 종래의 하부배선과 플러그가 쇼트되는 현상을 도시한 단면도이며, 도 2c는 종래의 하부배선과 플러그가 쇼트되는 현상을 나타낸 사진도이다.FIG. 2A is a cross-sectional view illustrating a phenomenon in which a lower wiring is exposed in a conventional contact hole forming process for plugs, and FIG. 2B is a cross-sectional view illustrating a phenomenon in which a short circuit and a plug are shortened in the related art, and FIG. 2C is a conventional lower wiring. Is a photograph showing the phenomenon in which the plug is shorted.
상술한 종래 기술에서 도 2a 내지 도 2c를 참조하면, 상기 플러그용 콘택홀 형성 공정 시 상기 하드 마스크층(19)과 제 2 질화막 스페이서(23)도 식각되어 상기 하부배선의 텅스텐층(17)이 노출(A)됨으로, 후속 공정에서 형성된 상기 플러그(27)와 텅스텐층(17)에 커런트 패스 존(Current pass zone)(B)이 발생된다.Referring to FIGS. 2A to 2C, the hard mask layer 19 and the second nitride film spacer 23 are also etched in the plug contact hole forming process, thereby the tungsten layer 17 of the lower wiring is etched. By exposure (A), a current pass zone B is generated in the plug 27 and tungsten layer 17 formed in a subsequent process.
종래의 반도체 소자의 금속 배선 형성 방법은 SAC 공정을 이용한 플러그 형성 공정에 있어서, 소자의 고집적화로 플러그용 콘택홀과 하부배선 간의 미스 얼라인(Mis align)이 증가되고 디자인 룰이 감소함에 따라 플러그용 콘택홀의 면적이 증가되어 상기 하부배선 상의 식각 베리어층인 하드마스크층과 질화막 스페이서의 식각량이 증가되기 때문에 상기 하부배선의 상부부위가 노출되어 상기 하부배선과 플러그에 커런트 패스 존이 발생됨으로 상부배선과 하부배선간의 쇼트 현상이 유발됨으로서 소자의 수율이 저하되는 문제점이 있었다.In the conventional method of forming metal wirings of semiconductor devices, in the plug forming process using the SAC process, as the integration of devices increases, misalignment between the plug contact hole and the lower wiring increases and the design rule decreases. Since the area of the contact hole is increased to increase the etching amount of the hard mask layer, which is an etch barrier layer on the lower wiring, and the nitride spacer, the upper portion of the lower wiring is exposed to generate a current pass zone in the lower wiring and the plug. There is a problem in that the yield of the device is lowered due to a short phenomenon between the lower wiring.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 SAC 공정을 이용한 플러그 형성 공정에 있어서, 선택 등방성 식각으로 상부부위만 사이드 노치 프로파일을 갖는 하부배선을 형성한 다음, 후속 공정으로 플러그를 형성함으로써, 상부배선과 하부배선의 쇼트 현상을 방지하는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems in the plug forming process using the SAC process, by forming a lower wiring having a side notch profile only in the upper portion by selective isotropic etching, and then forming a plug in a subsequent process, SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a metal wiring of a semiconductor device that prevents short circuit between the upper and lower wirings.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도.1A to 1D are cross-sectional views showing a metal wiring formation method of a semiconductor device according to the prior art.
도 2a는 종래의 플러그용 콘택홀 형성 공정에서 하부배선이 노출되는 현상을 도시한 단면도.2A is a cross-sectional view illustrating a phenomenon in which a lower wiring is exposed in a conventional contact hole forming process for plugs.
도 2b는 종래의 하부배선과 플러그가 쇼트되는 현상을 도시한 단면도.Figure 2b is a cross-sectional view showing a phenomenon that the conventional lower wiring and the plug is short.
도 2c는 종래의 하부배선과 플러그가 쇼트되는 현상을 나타낸 사진도.Figure 2c is a photograph showing the phenomenon that the conventional lower wiring and the plug is short.
도 3a 내지 도 3e는 본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도.3A to 3E are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to an embodiment of the present invention.
도 4a는 0℃ 온도의 건식 식각 공정에서 텅스텐층의 식각 프로파일을 나타낸 사진도.Figure 4a is a photograph showing the etching profile of the tungsten layer in a dry etching process at 0 ℃ temperature.
도 4b는 20℃ 온도의 건식 식각 공정에서 텅스텐층의 식각 프로파일을 나타낸 사진도.Figure 4b is a photograph showing the etching profile of the tungsten layer in a dry etching process at 20 ℃ temperature.
도 4c는 40℃ 온도의 건식 식각 공정에서 텅스텐층의 식각 프로파일을 나타낸 사진도.Figure 4c is a photograph showing the etching profile of the tungsten layer in a dry etching process at a temperature of 40 ℃.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
11,31 : 반도체 기판13,33 : 제 1 층간 산화막11,31 semiconductor substrate 13,33 first interlayer oxide film
15,35 : 제 1 다결정 실리콘층17,37 : 텅스텐층15,35 first polycrystalline silicon layer 17,37 tungsten layer
19,39 : 하드 마스크층21,41 : 감광막19,39: hard mask layer 21,41: photosensitive film
23,43 : 제 2 질화막 스페이서25,45 : 제 2 층간 산화막23,43: second nitride film spacer 25,45: second interlayer oxide film
27,47 : 플러그27,47: Plug
이상의 목적을 달성하기 위한 본 발명은,The present invention for achieving the above object,
기판 상에 제 1 층간 절연막, 도전층, 금속층 및 하드 마스크층을 형성하는단계와,Forming a first interlayer insulating film, conductive layer, metal layer and hard mask layer on the substrate;
배선용 마스크를 사용한 제 1 사진식각 공정으로 상기 하드 마스크층을 식각하고, 금속층과 도전층을 식각하여 하부배선을 형성하되, 상기 금속층만 등방성 식각 되어 상기 금속층만 사이드 노치 프로파일을 갖는 하부배선을 형성하는 단계와,The hard mask layer is etched by a first photolithography process using a wiring mask, and the metal layer and the conductive layer are etched to form lower wirings, but only the metal layer is isotropically etched so that only the metal layer forms a lower wiring having a side notched profile. Steps,
상기 하드 마스크층과 하부배선 측벽에 절연막 스페이서를 형성하는 단계와,Forming insulating film spacers on the hard mask layer and the lower wiring sidewalls;
상기 절연막 스페이서를 포함한 전면에 제 2 층간 절연막을 형성하는 단계와,Forming a second interlayer insulating film on the entire surface including the insulating film spacer;
플러그용 마스크를 사용한 제 2 사진식각 공정으로 상기 제 1, 제 2 층간 절연막을 식각하여 플러그용 콘택홀을 형성하는 단계와,Etching the first and second interlayer insulating films by a second photolithography process using a plug mask to form plug contact holes;
상기 플러그용 콘택홀의 매립층인 플러그를 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법을 제공하는 것과,Providing a method for forming metal wirings in a semiconductor device, the method including forming a plug which is a buried layer of the plug contact hole;
상기 금속층을 텅스텐(W)층 또는 WSi층으로 형성하는 것과,Forming the metal layer with a tungsten (W) layer or a WSi layer;
상기 제 1 사진식각 공정은 ICP 타입의 플라즈마 소오스를 사용한 20 ∼ 60℃ 온도의 건식 식각 공정으로 진행하는 것과,The first photolithography process is to proceed with a dry etching process of 20 ~ 60 ℃ temperature using a plasma source of the ICP type,
상기 제 1 사진식각 공정은 TCP 타입의 플라즈마 소오스를 사용한 20 ∼ 60℃ 온도의 건식 식각 공정으로 진행하는 것과,The first photolithography process is to proceed with a dry etching process of 20 ~ 60 ℃ temperature using a TCP type plasma source,
상기 제 1 사진식각 공정은 MERIE 타입의 플라즈마 소오스를 사용한 20 ∼ 60℃ 온도의 건식 식각 공정으로 진행하는 것과,The first photolithography process is to proceed to a dry etching process of 20 ~ 60 ℃ temperature using a plasma source of MERIE type,
상기 제 1 사진식각 공정은 RIE 타입의 플라즈마 소오스를 사용한 20 ∼ 60℃ 온도의 건식 식각 공정으로 진행하는 것과,The first photolithography process is to proceed to a dry etching process of 20 ~ 60 ℃ temperature using a plasma source of RIE type,
상기 제 2 사진식각 공정은 MERIE 타입의 플라즈마 소오스와 C5F8또는 C4F6가스와 같은 CxFx계 가스 또는 CHxFx계 가스를 사용한 식각 공정으로 진행하는 것을 특징으로 한다.The second photolithography process may be performed by an etching process using a MERIE type plasma source and a CxFx-based gas such as a C 5 F 8 or C 4 F 6 gas or a CHxFx-based gas.
본 발명의 원리는 SAC 공정을 이용한 플러그 형성 공정에 있어서, 선택 등방성 식각으로 상부부위만 사이드 노치 프로파일을 갖는 하부배선을 형성한 다음, 후속 공정으로 플러그를 형성함으로써, 하부배선의 상부부위가 사이드 노치 프로파일을 갖기 때문에 플러그용 콘택홀 형성 공정 시 상기 하부배선이 노출되지 않아 상기 하부배선과 플러그에 커런트 패스 존이 발생되는 것을 방지하여 상부배선과 하부배선의 쇼트 현상을 방지하기 위한 것이다.The principle of the present invention is that in the plug forming process using the SAC process, by forming the lower wiring having only the side notch profile only by the isotropic etching, and then forming the plug by the subsequent process, the upper portion of the lower wiring is formed by the side notch. Since the profile has a profile, the lower wiring is not exposed during the plug contact hole forming process, thereby preventing the occurrence of current path zones in the lower wiring and the plug, thereby preventing short circuiting of the upper wiring and the lower wiring.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3e는 본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도이다.3A to 3E are cross-sectional views illustrating a method of forming metal wires in a semiconductor device according to an embodiment of the present invention.
그리고, 도 4a는 0℃ 온도의 건식 식각 공정에서 텅스텐층의 식각 프로파일을 나타낸 사진도이고, 도 4b는 20℃ 온도의 건식 식각 공정에서 텅스텐층의 식각 프로파일을 나타낸 사진도이고, 도 4c는 40℃ 온도의 건식 식각 공정에서 텅스텐층의 식각 프로파일을 나타낸 사진도이다.4A is a photograph showing an etching profile of a tungsten layer in a dry etching process at 0 ° C., FIG. 4B is a photograph showing an etching profile of a tungsten layer in a dry etching process at 20 ° C., and FIG. It is a photograph showing the etching profile of a tungsten layer in the dry etching process of temperature ℃.
도 3a를 참조하면, 반도체 기판(31)상에 제 1 층간 산화막(33)을 형성한다.Referring to FIG. 3A, a first interlayer oxide film 33 is formed on the semiconductor substrate 31.
그리고, 상기 제 1 층간 산화막(33) 상에 제 1 다결정 실리콘층(35), 텅스텐(W)층(37) 및 제 1 질화막의 하드 마스크층(39)을 순차적으로 형성한다. 이때, 상기 텅스텐층(37) 대신에 WSi층으로 형성할 수 있다.A first polycrystalline silicon layer 35, a tungsten (W) layer 37, and a hard mask layer 39 of the first nitride film are sequentially formed on the first interlayer oxide film 33. In this case, the tungsten layer 37 may be formed of a WSi layer.
이어, 상기 하드 마스크층(39) 상에 제 1 감광막을 도포하고, 상기 제 1 감광막을 하부배선이 형성될 부위에만 남도록 선택적으로 노광 및 현상하여 제 1 감광막 패턴(41)을 형성한다.Subsequently, a first photoresist film is coated on the hard mask layer 39, and the first photoresist film is selectively exposed and developed so as to remain only at a portion where a lower wiring is to be formed, thereby forming a first photoresist pattern 41.
도 3b를 참조하면, 상기 제 1 감광막 패턴(41)을 마스크로 하며ICP(Inductively Coupled Plasma) 타입의 플라즈마 소오스를 사용한 20 ∼ 60℃ 온도의 건식 식각 공정에서 상기 하드 마스크층(39)을 식각하고, 상기 텅스텐층(37)과 제 1 다결정 실리콘층(35)을 식각하여 하부배선을 형성한 후, 상기 제 1 감광막 패턴(41)을 제거한다.Referring to FIG. 3B, the hard mask layer 39 is etched in a dry etching process at a temperature of 20 to 60 ° C. using an ICP (Inductively Coupled Plasma) type plasma source as a mask. After etching the tungsten layer 37 and the first polycrystalline silicon layer 35 to form lower interconnections, the first photoresist layer pattern 41 is removed.
여기서, 도 4a 내지 도 4c를 참조하면, 상기 식각 공정 시 20 ∼ 60℃ 온도에서 식각 공정이 진행되기 때문에 상기 텅스텐층(37)만 등방성 식각 되어 상기 텅스텐층(37)은 사이드 노치 프로파일(Side notch profile)(N)을 갖는다.4A to 4C, since the etching process is performed at a temperature of 20 to 60 ° C. during the etching process, only the tungsten layer 37 is isotropically etched so that the tungsten layer 37 has a side notch profile. profile) (N).
그리고, 상기 식각 공정 시 ICP 타입의 플라즈마 소오스 대신에 TCP(Transformer Coupled Plasma) 타입의 플라즈마 소오스를 사용하거나 MERIE(Magnetically Enhanced Reactive Ion Etcher) 타입의 플라즈마 소오스 또는 RIE(Reactive Ion Etcher) 타입의 플라즈마 소오스를 사용할 수도 있다.In the etching process, a TCP (Transformer Coupled Plasma) type plasma source is used instead of an ICP type plasma source, or a plasma source of MERIE (Magnetically Enhanced Reactive Ion Etcher) type or a RIE (Reactive Ion Etcher) type plasma source. Can also be used.
도 3c를 참조하면, 상기 하부배선을 포함한 전면에 제 2 질화막을 형성하고, 에치백하여 상기 하부배선 측벽에 제 2 질화막 스페이서(43)를 형성한다.Referring to FIG. 3C, a second nitride film is formed on the entire surface including the lower wiring and etched back to form a second nitride film spacer 43 on the sidewall of the lower wiring.
이어, 상기 제 2 질화막 스페이서(43)를 포함한 전면에 제 2 층간 산화막(45)을 형성하고, 평탄화 공정을 진행한다.Next, a second interlayer oxide film 45 is formed on the entire surface including the second nitride film spacer 43 and the planarization process is performed.
도 3d를 참조하면, 플러그용 마스크를 사용하며 MERIE 타입의 플라즈마 소오스와 C5F8또는 C4F6가스와 같은 CxFx계 가스 또는 CHxFx계 가스를 사용한 사진식각 공정으로 상기 제 1, 제 2 층간 산화막(33,45)을 식각하여 플러그용 콘택홀을 형성한다.Referring to FIG. 3D, the first and second interlayers are formed by a photolithography process using a plug mask and a CxFx-based gas or a CHxFx-based gas such as a C 5 F 8 or C 4 F 6 gas and a MERIE type plasma source. The oxide films 33 and 45 are etched to form plug contact holes.
도 3e를 참조하면, 상기 플러그용 콘택홀을 포함한 전면에 제 2 다결정 실리콘층을 형성한다.Referring to FIG. 3E, a second polycrystalline silicon layer is formed on the entire surface including the plug contact hole.
그리고, 상기 제 2 층간 산화막(45)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 제 2 다결정 실리콘층을 식각하여 플러그(27)를 형성한다.The second polycrystalline silicon layer is etched by the chemical mechanical polishing method using the second interlayer oxide layer 45 as an etch stop layer to form a plug 27.
본 발명의 반도체 소자의 플러그 형성 방법은 SAC 공정을 이용한 플러그 형성 공정에 있어서, 선택 등방성 식각으로 상부부위만 사이드 노치 프로파일을 갖는 하부배선을 형성한 다음, 후속 공정으로 플러그를 형성함으로써, 하부배선의 상부부위가 사이드 노치 프로파일을 갖기 때문에 플러그용 콘택홀 형성 공정 시 상기 하부배선이 노출되지 않아 상부배선과 하부배선의 쇼트 현상을 방지하여 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.In the plug forming method of the semiconductor device of the present invention, in the plug forming process using the SAC process, the lower wiring having the side notched profile only is formed by selective isotropic etching, and then the plug is formed by the subsequent process, thereby forming the lower wiring. Since the upper portion has a side notched profile, the lower wiring is not exposed during the plug hole contact forming process, thereby preventing short circuiting between the upper wiring and the lower wiring, thereby improving the yield and reliability of the device.
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| KR (1) | KR20040008471A (en) |
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-
2002
- 2002-07-18 KR KR1020020042110A patent/KR20040008471A/en not_active Application Discontinuation
Patent Citations (5)
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