KR20040006761A - 저전력 소모 3상 버퍼 - Google Patents

저전력 소모 3상 버퍼 Download PDF

Info

Publication number
KR20040006761A
KR20040006761A KR1020020041142A KR20020041142A KR20040006761A KR 20040006761 A KR20040006761 A KR 20040006761A KR 1020020041142 A KR1020020041142 A KR 1020020041142A KR 20020041142 A KR20020041142 A KR 20020041142A KR 20040006761 A KR20040006761 A KR 20040006761A
Authority
KR
South Korea
Prior art keywords
data
clock signal
turned
output
inverter
Prior art date
Application number
KR1020020041142A
Other languages
English (en)
Inventor
김선민
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020041142A priority Critical patent/KR20040006761A/ko
Publication of KR20040006761A publication Critical patent/KR20040006761A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic
    • H03K19/09429—Multistate logic one of the states being the high impedance or floating state
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

본 발명은 저전압용 3상 버퍼에 관한 것으로서, 특히 클럭신호에 의해 제어되어 신호를 반전시키고, 데이터인 신호에 의해 스위칭 전류 소모를 방지하도록 제어하는 인버터; 및 상기 인버터로부터 출력된 신호와 상기 클럭신호, 상기 데이터인 신호에 의해 제어되어 출력신호를 출력하는 출력구동부;를 구비한다. 따라서, 본 발명에 따른 저전압용 3상 버퍼는 인버터내에서 소모되는 스위칭 전류를 흐르지 않도록 하여 전력소모를 최소화하는 효과가 있다.

Description

저전력 소모 3상 버퍼{Tri-state buffer of low voltage}
본 발명은 저전압용 3상 버퍼에 관한 것으로서, 인버터내에 모스 트랜지스터를 구비하여 인버터내의 전력소모를 최소화하여, 긍극적으로는 버퍼의 전력을 최소화하는 저전압용 3상 버퍼에 관한 것이다.
일반적으로, 삼상(3-State) 버퍼회로는 VLSI 소자에서 정보 전송용으로 가장 많이 사용되고 있으며, 또한 입/출력 버퍼회로에서는 출력을 하이-임피던스(High-Impedence; 이하 Hi-Z라 칭함) 상태로 만들어 입력 버퍼로서 사용하고자 할 때, 그를 위한 프리-버퍼(Pre-buffer)로도 많이 사용되고 있다.
종래의 삼상 버퍼회로는 도 1에서 도시한 바와 같이, 피모스 트랜지스터(P1, P2)와 엔모스 트랜지스터(N1, N2)와 인버터(INV1)를 구비하며, 데이터인(Data_in) 신호와 클럭신호(CLK)를 입력으로 하여 구동된다.
여기서, 인버터(INV1)는 피모스 트랜지스터(P3)와 엔모스 트랜지스터(N3)를 구비하여, 클럭신호(CLK)를 반전시켜 출력함으로써, 엔모스 트랜지스터(N1)를 제어한다.
클럭신호(CLK)에 의해 피모스 트랜지스터(P1)의 동작이 제어되고, 반전된 클럭신호(CLKB)에 의해 엔모스 트랜지스터(N1)의 동작이 제어되며, 데이터인신호(Data_in)에 의해 피모스 트랜지스터(P2)와 엔모스 트랜지스터(N2)가 제어되어 노드(Node1)을 통해 출력신호(Data_out)를 출력한다.
이때, 인버터(INV1)의 엔모스 트랜지스터(N3)가 동작 시에 스위칭 전류가 흘러버려 전력이 손실되는 문제가 발생하는데, 출력버퍼에 적어도 하나이상 존재하는 인버터마다 이러한 스위칭 전류에 의한 전력손실이 발생하면, 다수개의 출력버퍼를 구동하는 반도체 메모리 장치는 상당히 큰 전력을 손실하는 문제점이 생긴다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 데이터인(Data_in)신호에 의해 인에이블되는 인에이블부를 인버터내에 구비하여, 스위칭 전류 소모를 줄일 수 있는 3상 버퍼회로를 제공하는 데 있다.
도 1은 종래의 3상 버퍼회로도.
도 2는 본 발명의 실시예에 따른 3상 버퍼회로도.
도 3은 본 발명의 다른 실시예에 따른 3상 버퍼회로도.
상기 과제를 달성하기 위한 본 발명은 데이터인 신호에 의해 인에이블되어, 클럭신호를 반전시키는 인버터; 및 상기 인버터로부터의 출력과 상기 클럭신호에 의해 제어되어, 상기 데이터인 신호를 구동하여 출력하는 출력구동부;를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2를 참조하여, 본 발명에 따른 저전압용 3상 버퍼회로를 설명하면, 3상 버퍼회로는 인버터(INV2), 풀업 구동을 위한 피모스 트랜지스터(P4, P5), 풀다운 구동을 위한 엔모스 트랜지스터(N5, N6)를 구비하고, 데이터인신호(Data_in)와 클럭신호(CLK)를 입력으로 하여 구동한다.
인버터(INV2)는 피모스 트랜지스터(P6)와 엔모스 트랜지스터(N7, N8)를 구비하며, 피모스 트랜지스터(P6)와 엔모스 트랜지스터(N7)는 클럭신호(CLK)에 의해 제어되고, 피모스 트랜지스터(N8)는 데이터인신호(Data_in)에 의해 제어된다.
피모스 트랜지스터(P4)와 엔모스 트랜지스터(N6)는 데이터인신호(Data_in)에 의해 제어되고, 피모스 트랜지스터(P5)는 클럭신호(CLK)에 의해 제어되며, 엔모스 트랜지스터(N5)는 인버터(INV2)로부터 출력되는 반전된 클럭신호(CLKB)에 의해 제어된다.
[표 1]
Data_in CLK CLKB Data_out
0 0 1 1
1 작동안함 High-Z
1 0 1 0
1 0 High-Z
표 1을 참조하여, 상술한 3상 버퍼회로의 동작을 설명하면, 첫째, 데이터인신호(Data_in)와 클럭신호(CLK)가 로우인 경우, 데이터인신호(Data_in)에 의해 피모스 트랜지스터(P4)가 턴온되고, 엔모스 트랜지스터(N6)이 턴오프되며, 엔모스 트랜지스터(N8)이 턴오프된다.
한편, 클럭신호(CLK)에 의해 피모스 트랜지스터(P5)가 턴온되어, 결국 전원전압(VDD)을 노드(Node2)에 인가하여 반전된 클럭신호(CLKB)를 출력함으로써, 엔모스 트랜지스터(N5) 턴온되지만, 엔모스 트랜지스터(N6)은 턴오프되었으므로, 출력신호(Data_out)는 하이로 출력된다.
둘째, 데이터인신호(Data_in)가 로우이고, 클럭신호(CLK)가 하이로 입력된 경우, 데이터인신호(Data_in)에 의해 피모스 트랜지스터(P4)는 턴온되고, 엔모스 트랜지스터(N6)은 턴오프되며, 엔모스 트랜지스터(N8)는 턴오프된다.
한편, 클럭신호(CLK)에 의해 피모스 트랜지스터(P5)는 턴오프되고, 피모스 트랜지스터(P6)가 턴오프되며, 엔모스 트랜지스터(N7)가 턴온됨으로써, 노드(Node2)는 Hi-Z 상태로 출력된다. 결국 출력신호(Data_out)는 Hi-Z 상태로 출력된다.
셋째, 데이터인신호(Data_in)가 하이이고, 클럭신호(CLK)가 로우로 입력되는 경우, 데이터인신호(Data_in)에 의해 피모스 트랜지스터(P4)는 턴오프되고, 엔모스 트랜지스터(N6)는 턴온되며, 엔모스 트랜지스터(N6)도 턴온된다.
한편, 클럭신호(CLK)에 의해 피모스 트랜지스터(P5)가 턴온되고, 피모스 트랜지스터(P6)가 턴온되어 전원전압(VDD)을 노드(Node2)에 인가하고, 반전된 클럭신호(CLKB)를 출력함으로써, 엔모스 트랜지스터(N5)가 턴온됨으로써 노드(Node1)에접지전압이 인가되어 출력신호(Data_out)는 로우로 출력된다.
넷째, 데이터인신호(Data_in)와 클럭신호(CLK)가 모두 하이신호인 경우, 데이터인신호(Data_in)에 의해 피모스 트랜지스터(P4)는 턴오프되고, 엔모스 트랜지스터(N6)는 턴온되며, 엔모스 트랜지스터(N8)도 턴온된다.
한편, 클럭신호(CLK)에 의해 피모스 트랜지스터(P5)가 턴오프되고, 엔모스 트랜지스터(N7)이 턴온되어 접지전압을 노드(Node2) 라인에 인가하여 반전된 클럭신호(CLKB)를 출력함으로써, 엔모스 트랜지스터(N5)가 턴오프된다. 결국, 출력신호(Data_out)은 Hi-Z 상태가 된다.
이와같이, 데이터인신호(Data_in)에 의해 엔모스 트랜지스터(N8)를 턴오프 시킴으로써, 클럭신호(CLK)를 하이에서 로우로 스위칭하거나, 로우에서 하이로 스위칭 하는 경우 발생하는 스위칭 전류 소모를 줄인다.
도 3은 본 발명의 다른 실시예에 따른 3상 버퍼회로도로서, 도 3에서 도시한 바와 같이, 3상 버퍼는 인버터(INV3), 풀업 구동을 위한 피모스 트랜지스터(P7, P8)와, 풀다운 구동을 위한 엔모스 트랜지스터(N9, N10)를 구비하며, 데이터인신호(Data_in)와 클럭신호(CLK)를 입력으로 한다.
인버터(INV3)는 피모스 트랜지스터(P9, P10)과 엔모스 트랜지스터(N11)을 구비하며, 피모스 트랜지스터(P10)와 엔모스 트랜지스터(N11)는 클럭신호(CLK)에 의해 제어되고, 피모스 트랜지스터(P9)는 데이터인신호(Data_in)에 의해 제어된다.
피모스 트랜지스터(P7)와 엔모스 트랜지스터(N10)는 데이터인신호(Data_in)에 의해 제어되고, 엔모스 트랜지스터(N9)는 클럭신호(CLK)에 의해 제어되며, 피모스 트랜지스터(P8)은 인버터(INV3)으로부터 출력되는 반전된 클럭신호(CLKB)에 의해 제어된다.
[표 2]
Data_in CLK CLKB Data_out
0 0 1 High-Z
1 0 1
1 0 1 High-Z
1 작동안함 0
표 2를 참조하여, 본 발명의 다른 실시예의 동작을 설명하면, 첫째, 데이터인신호(Data_in)와 클럭신호(CLK)가 모두 로우인 경우, 데이터인신호(Data_in)에 의해 피모스 트랜지스터(P7)가 턴온되고, 엔모스 트랜지스터(N10)가 턴오프 되며, 피모스 트랜지스터(P9)가 턴온된다.
한편, 클럭신호(CLK)에 의해 엔모스 트랜지스터(N9)가 턴오프되고, 인버터(INV3)의 피모스 트랜지스터(P10)가 턴온됨으로써, 전원전압(VDD)을 노드(Node3) 라인에 인가하여 반전된 클럭신호(CLKB)를 출력함으로써, 피모스 트랜지스터(P8)는 턴오프되고, 결국 출력신호(Data_out)는 Hi-Z 상태로 출력된다.
둘째, 데이터인신호(Data_in)가 로우이고, 클럭신호(CLK)가 하이인 경우, 데이터인신호(Data_in)에 의해 피모스 트랜지스터(P7)가 턴온되고, 엔모스 트랜지스터(N10)가 턴오프 되며, 피모스 트랜지스터(P9)가 턴온된다.
한편, 클럭신호(CLK)에 의해 엔모스 트랜지스터(N9)가 턴온되고, 엔모스 트랜지스터(N11)이 턴온되어 접지전압이 노드(Node3) 라인에 인가되어 반전된 클럭신호(CLKB)를 출력함으로써, 피모스 트랜지스터(P8)를 턴온시킴으로써, 결국 출력신호(Data_out)는 하이상태로 출력된다.
셋재, 데이터인신호(Data_in)가 하이이고, 클럭신호(CLK)가 로우인 경우, 데이터인신호(Data_in)에 의해 피모스 트랜지스터(P7)가 턴오프되고, 엔모스 트랜지스터(N10)가 턴온 되며, 피모스 트랜지스터(P9)가 턴오프된다.
한편, 클럭신호(CLK)에 의해 엔모스 트랜지스터(N9)가 턴오프되고, 인버터(INV3)의 피모스 트랜지스터(P10)가 턴온됨으로써, 노드(Node3)는 Hi-Z 상태로 반전된 클럭신호(CLKB)를 출력함으로써, 결국 출력신호(Data_out)는 Hi-Z 상태로 출력된다.
넷째, 데이터인신호(Data_in)와 클럭신호(CLK)가 모두 하이인 경우, 데이터인신호(Data_in)에 의해 피모스 트랜지스터(P7)가 턴오프되고, 엔모스 트랜지스터(N10)가 턴온 되며, 피모스 트랜지스터(P9)가 턴오프된다.
트랜지스터(N11)이 턴온되어 접지전압이 노드(Node3) 라인에 인가되어 반전된 클럭신호(CLKB)를 출력함으로써, 피모스 트랜지스터(P8)를 턴온되지만, 피모스 트랜지스터(P7)은 턴오프되었으므로 결국 출력신호(Data_out)는 로우상태로 출력된다.
이와같이, 데이터인신호(Data_in)에 의해 피모스 트랜지스터(P9)를 턴오프 시킴으로써, 클럭신호(CLK)를 하이에서 로우로 스위칭하거나, 로우에서 하이로 스위칭 하는 경우 발생하는 스위칭 전류 소모를 줄인다.
이상에서 살펴본 바와 같이, 본 발명에 따른 저전압용 3상 버퍼는, 데이터인 신호에 의해 인버터를 제어함으로써, 인버터내에서 소모되는 스위칭 전류를 감소시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 데이터인 신호의 상태에 따라 클럭신호의 인버팅을 선택적으로 수행하는 인버터; 및
    상기 인버터로부터의 출력과 상기 클럭신호에 의해 제어되어, 상기 데이터인 신호를 구동하여 출력하는 출력구동부;를 포함하는 저전압용 3상 버퍼.
  2. 제 1 항에 있어서, 상기 인버터는,
    상기 데이터인 신호에 의해 인에이블되는 인에이블부; 및
    상기 인에이블부에 동작에 의해 상기 클럭신호를 반전시키는 반전부;를 구비하는 것을 특징으로 하는 저전압용 3상 버퍼.
  3. 제 2 항에 있어서, 상기 반전부는,
    반전된 클럭신호를 상기 출력구동부의 풀업 구동을 위하여 출력함을 특징으로 하는 저전압용 3상 버퍼.
  4. 제 2 항에 있어서, 상기 반전부는,
    반전된 클럭신호를 상기 출력구동부의 풀다운 구동을 위하여 출력함을 특징으로 하는 저전압용 3상 버퍼.
KR1020020041142A 2002-07-15 2002-07-15 저전력 소모 3상 버퍼 KR20040006761A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020041142A KR20040006761A (ko) 2002-07-15 2002-07-15 저전력 소모 3상 버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020041142A KR20040006761A (ko) 2002-07-15 2002-07-15 저전력 소모 3상 버퍼

Publications (1)

Publication Number Publication Date
KR20040006761A true KR20040006761A (ko) 2004-01-24

Family

ID=37316625

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020041142A KR20040006761A (ko) 2002-07-15 2002-07-15 저전력 소모 3상 버퍼

Country Status (1)

Country Link
KR (1) KR20040006761A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100728570B1 (ko) * 2005-12-29 2007-06-15 주식회사 하이닉스반도체 반도체 메모리의 전류 제어장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5107142A (en) * 1990-10-29 1992-04-21 Sun Microsystems, Inc. Apparatus for minimizing the reverse bias breakdown of emitter base junction of an output transistor in a tristate bicmos driver circuit
JPH04130771A (ja) * 1990-09-21 1992-05-01 Nec Ic Microcomput Syst Ltd ３ステート出力バッファ回路
KR970072697A (ko) * 1996-04-24 1997-11-07 김광호 트리 스테이트 출력 드라이버
KR19990065872A (ko) * 1998-01-17 1999-08-05 윤종용 삼상 버퍼

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04130771A (ja) * 1990-09-21 1992-05-01 Nec Ic Microcomput Syst Ltd ３ステート出力バッファ回路
US5107142A (en) * 1990-10-29 1992-04-21 Sun Microsystems, Inc. Apparatus for minimizing the reverse bias breakdown of emitter base junction of an output transistor in a tristate bicmos driver circuit
KR970072697A (ko) * 1996-04-24 1997-11-07 김광호 트리 스테이트 출력 드라이버
KR19990065872A (ko) * 1998-01-17 1999-08-05 윤종용 삼상 버퍼

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100728570B1 (ko) * 2005-12-29 2007-06-15 주식회사 하이닉스반도체 반도체 메모리의 전류 제어장치

Similar Documents

Publication Publication Date Title
JP3914933B2 (ja) レベル変換回路
US6339343B1 (en) Data I/O buffer control circuit
US5263173A (en) High speed clocked output driver for switching logic levels of an output pad at integer and integer and a half clock cycles
JPH0389624A (ja) 半導体集積回路
US6426658B1 (en) Buffers with reduced voltage input/output signals
JPH08116249A (ja) データ出力バッファ
KR20040006761A (ko) 저전력 소모 3상 버퍼
JP3077840B2 (ja) 半導体集積回路の出力バッファ
JPH11312969A (ja) 半導体回路
KR200211232Y1 (ko) 데이타 출력 버퍼의 풀다운 트랜지스터 구동장치
KR960013854B1 (ko) 데이타 출력버퍼
KR100275956B1 (ko) 데이타 입출력 포트
KR100333696B1 (ko) 스탠바이전류감소를위한입력버퍼
KR20040013922A (ko) 반도체 메모리장치의 데이터 출력버퍼 및 그 데이터출력방법
KR100321155B1 (ko) 반도체 장치의 어드레스 버퍼 회로
KR100506066B1 (ko) 고속동작을 위한 프리드라이버 회로
KR100295653B1 (ko) 전류감소형엔디씨회로
KR100411023B1 (ko) 출력 회로
KR950002085B1 (ko) 개선된 래치회로를 갖는 데이타 출력버퍼
KR100237754B1 (ko) 저잡음 출력버퍼회로
KR100311114B1 (ko) 반도체메모리장치의신호입력회로
KR100792356B1 (ko) 반도체 메모리 소자 및 그의 구동방법
KR100200915B1 (ko) 정전류가 없는 전압 변환을 위한 출력장치를 구비한 반도체 메모리장치
KR20020057294A (ko) 스위칭 노이즈를 감소시킨 씨모스 드라이버
KR20050011542A (ko) 전압레벨 쉬프터

Legal Events

Date Code Title Description
N231 Notification of change of applicant
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application