KR20040004812A - 커패시터 형성방법 - Google Patents

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Abstract

본 발명은 MIM 커패시터 형성방법에 관하여 개시한다. 본 발명은, 구리 하부 전극이 형성된 반도체 기판 상에 가교결합제를 함유한 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 경화시키기 위하여 베이킹하는 단계와, 상기 포토레지스트 패턴이 형성된 반도체 기판 상에 유전막을 형성하는 단계와, 상기 유전막 상부에 상부 전극용 물질막을 증착하는 단계와, 경화된 상기 포토레지스트 패턴이 노출될 때까지 상기 상부 전극용 물질막 및 상기 유전막을 화학기계적 연마하여 평탄화하는 단계 및 경화된 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 커패시터 형성방법을 제공한다.

Description

커패시터 형성방법{Method of forming capacitor}
본 발명은 커패시터 형성방법에 관한 것으로, 더욱 상세하게는 MIM 커패시터 형성방법에 관한 것이다.
점차적으로 반도체 소자가 집적화되고, 기술이 발전함에 따라 속도, 저항 및 기생 커패시턴스가 문제점으로 대두되면서 기존의 알루미늄(Al) 배선 대신에 구리(Cu) 배선 공정이 차세대 소자의 배선 공정으로 각광을 받고 있다. 그러나, 이러한 구리(Cu)를 이용한 배선 공정의 경우, 구리(Cu)가 식각 특성이 매우 열악하다는 문제가 있어 다마신(damascene) 공정이 구리(Cu) 배선에 적합한 공정으로 알려져 있다.
한편, 이러한 구리(Cu) 배선을 이용한 반도체 소자의 MIM(Metal Insulator Metal) 커패시터 구조의 경우, 하부 전극으로 구리(Cu)를 사용하고 상부 전극으로 Ti, TiN, Ta, TaN 등의 물질을 사용하고 있다. 일반적인 공정 순서는 구리(Cu) 하부 전극을 다마신 공정으로 형성한 후, 유전막 증착, 상부 전극 물질 증착, 그리고 상부 전극 물질 및 유전막 식각 순으로 진행되고 있다. 그러나, 이 경우 하부 전극으로 사용되는 구리(Cu)가 드러나는 최종 식각 공정에서 식각 가스에 열악한 구리(Cu) 하부 전극이 손상되고 상기 최종 식각 공정에서 제거가 어려운 구리(Cu) 폴리머가 형성되는 문제점이 있다. 이러한 구리(Cu) 하부 전극 손상 및 제거가 어려운 구리(Cu) 폴리머성 이물질 발생은 궁극적으로 소자 수율에 치명적인 영향을 끼친다.
본 발명이 이루고자 하는 기술적 과제는 커패시터 상부 전극 패터닝을 위한 식각 공정시 발생하는 구리(Cu) 하부 전극의 손상 및 제거가 어려운 구리(Cu) 폴리머성 이물질 생성을 억제할 수 있는 커패시터 형성방법을 제공함에 있다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 MIM 커패시터 형성방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 부호의 설명>
100: 반도체 기판110: 층간절연막
120: 다마신 패턴130: 구리 하부 전극
140: 포토레지스트 패턴150: 유전막
160: 상부 전극
상기 기술적 과제를 달성하기 위하여 본 발명은, 구리 하부 전극이 형성된 반도체 기판 상에 가교결합제를 함유한 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 경화시키기 위하여 베이킹하는 단계와, 상기 포토레지스트패턴이 형성된 반도체 기판 상에 유전막을 형성하는 단계와, 상기 유전막 상부에 상부 전극용 물질막을 증착하는 단계와, 경화된 상기 포토레지스트 패턴이 노출될 때까지 상기 상부 전극용 물질막 및 상기 유전막을 화학기계적 연마하여 평탄화하는 단계 및 경화된 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 커패시터 형성방법을 제공한다.
상기 가교결합제는 다기능 에테르 화합물 또는 다기능 알킬 할로 화합물이고, 상기 다기능 에테르 화합물은 메틸 에테르 또는 에틸 에테르일 수 있고, 상기 다기능 알킬 할로 화합물은 알킬 브로모 화합물 또는 알킬 아이오도 화합물일 있다.
상기 베이킹 공정은 50 내지 300℃의 온도에서 10초 내지 300초 동안 실시한다.
상기 유전막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 또는 이들의 조합막으로 형성할 수 있다.
상기 상부 전극용 물질막은 Ti, TiN, Ta, TaN 또는 이들의 조합막일 수 있다.
상기 구리 하부 전극의 형성은, 소정의 도전 영역이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막 내에 상기 도전 영역을 개방하는 다마신 패턴을 형성하는 단계와, 상기 다마신 패턴내에 구리막을 증착하는 단계 및 상기 층간절연막이 노출될 때까지 상기 구리막을 화학기계적 연마하여 평탄화하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 MIM 커패시터 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 도전 영역과 같은 소정의 하지층(미도시)이 형성된 반도체 기판(100) 상에 층간절연막(110)을 형성한다. 이어서, 층간절연막(110) 내에 반도체 기판(100)에 형성된 상기 도전 영역을 개방하는 다마신 패턴(120)을 형성한다.
도 2를 참조하면, 다마신 패턴(120)이 형성된 반도체 기판(100) 상에 구리(Cu)를 증착한 후, 화학기계적 연마하여 평탄화한다. 상기 평탄화 공정을 통해 구리(Cu)로 이루어진 하부 전극(130)이 형성된다.
도 3을 참조하면, 반도체 기판(100) 상에 상부 전극 형태를 정의하는 포토레지스트 패턴(140)을 형성한다. 이때 사용되는 포토레지스트는 가교결합제(Crosslinkable Agent)를 함유한 포토레지스트를 사용한다. 상기 가교결합제는 메틸 에테르(Methyl Ether) 또는 에틸 에테르(Ethyl Ether)와 같은 다기능에테르(Multi-Functional Ether) 화합물이거나 알킬 브로모 화합물(Alkyl Bromo Compound) 또는 알킬 아이오도 화합물(Alkyl Iodo Compound)과 같은 다기능 알킬 할로 화합물(Multi-Functional Alkyl Halo Compound)인 것이 바람직하다.
상기 포토레지스트 패턴(140)을 경화(Hardening)시키기 위하여 베이킹(Baking) 공정을 수행한다. 상기 베이킹 공정은 50℃ 내지 300℃ 정도의 온도에서 10초 내지 300초간 수행한다. 상기 베이킹 공정에 의해 포토레지스트 패턴(140)은 후속의 유전막 및 상부 전극 증착 공정과 화학기계적 연마(Chemical Mechanical Polishing) 공정에도 견딜 수 있을 정도로 경화되게 된다. 즉, 상기 베이킹 공정을 통해 가교결합제를 함유한 포토레지스트 패턴(140)은 후속의 증착 공정 및 화학기계적 연마 공정에 저항력을 가질 수 있는 하드닝(Hardening)된 상태로 변형된다. 이러한 포토레지스트 패턴(140)의 경화는 노광된 영역에 생성되는 산 촉매(Acid Catalyst) 존재하에 포토레지스트에 첨가된 가교결합제에 의한 레진 폴리머(Resin Polymer)의 -OH기의 가교결합(Crosslink)으로 가능하게 된다.
도 4를 참조하면, 경화된 포토레지스트 패턴(140)이 형성된 반도체 기판(100) 상에 유전막(150) 및 상부 전극용 물질막(160)을 증착한다. 유전막(150)으로는 실란계(Silane Base) SiO2막, TEOS(Tetra Ethyl Ortho Silicate)계 SiO2막과 같은 실리콘 산화막, 실리콘 질화막(Si3N4), 실리콘 산화 질화막(SiON), TaOx막, HfOx막또는 이들의 조합막을 사용할 수 있다. 상부 전극용 물질막(160)으로는 Ti막, TiN막, Ta막, TaN막과 같은 금속막 또는 이들의 조합막을 사용할 수 있다.
도 5를 참조하면, 경화된 포토레지스트 패턴(140)이 노출될 때까지 상부 전극용 물질막(160) 및 유전막(150)을 화학기계적 연마하여 평탄화한다.
도 6을 참조하면, 포토레지스트 패턴(140)을 제거한다. 포토레지스트 패턴(140)은 애슁(ashing) 공정 또는 플루오린(F)이 첨가된 레지스트 제거액을 사용한 습식 식각(Wet Etch) 공정을 통해 제거할 수 있다.
본 발명에 의한 MIM 형태의 커패시터 형성방법에 의하면, 커패시터 상부 전극 패터닝을 위한 식각 공정을 없앰으로써 상부 전극 식각 공정시 발생하는 구리(Cu) 하부 전극의 손상 및 제거가 어려운 구리(Cu) 폴리머성 이물질의 생성을 현격히 감소시킬 수 있으며, 따라서 공정의 안정성 및 재현성을 높일 수 있어 수율 향상을 기대할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (8)

  1. 구리 하부 전극이 형성된 반도체 기판 상에 가교결합제를 함유한 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 경화시키기 위하여 베이킹하는 단계;
    상기 포토레지스트 패턴이 형성된 반도체 기판 상에 유전막을 형성하는 단계;
    상기 유전막 상부에 상부 전극용 물질막을 증착하는 단계;
    경화된 상기 포토레지스트 패턴이 노출될 때까지 상기 상부 전극용 물질막 및 상기 유전막을 화학기계적 연마하여 평탄화하는 단계; 및
    경화된 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 커패시터 형성방법.
  2. 제1항에 있어서, 상기 가교결합제는 다기능 에테르 화합물 또는 다기능 알킬 할로 화합물인 것을 특징으로 하는 커패시터 형성방법.
  3. 제2항에 있어서, 상기 다기능 에테르 화합물은 메틸 에테르 또는 에틸 에테르인 것을 특징으로 하는 커패시터 형성방법.
  4. 제2항에 있어서, 상기 다기능 알킬 할로 화합물은 알킬 브로모 화합물 또는알킬 아이오도 화합물인 것을 특징으로 하는 커패시터 형성방법.
  5. 제1항에 있어서, 상기 베이킹 공정은 50 내지 300℃의 온도에서 10초 내지 300초 동안 실시하는 것을 특징으로 하는 커패시터 형성방법.
  6. 제1항에 있어서, 상기 유전막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 또는 이들의 조합막으로 형성하는 것을 특징으로 하는 커패시터 형성방법.
  7. 제1항에 있어서, 상기 상부 전극용 물질막은 Ti, TiN, Ta, TaN 또는 이들의 조합막인 것을 특징으로 하는 커패시터 형성방법.
  8. 제1항에 있어서, 상기 구리 하부 전극의 형성은,
    소정의 도전 영역이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 내에 상기 도전 영역을 개방하는 다마신 패턴을 형성하는 단계;
    상기 다마신 패턴내에 구리막을 증착하는 단계; 및
    상기 층간절연막이 노출될 때까지 상기 구리막을 화학기계적 연마하여 평탄화하는 단계를 포함하여 이루어지는 것을 특징으로 하는 커패시터 형성방법.
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