KR20040001487A - 금속막 식각 방법 - Google Patents
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Abstract
본 발명은 제 1베리어금속막, 금속막 및 제 2베리어 금속막 순으로 적층된 금속막들을 식각하여 금속 배선을 형성하는 공정에서, 감광막에 대한 선택비를 확보할 수 있는 금속 배선 식각 방법에 관해 개시한 것으로서, 반도체 기판 상에 제 1베리어 금속막, 금속막 및 제 2베리어 금속막을 차례로 형성하는 단계와, 제 2베리어 금속막 상에 금속배선영역을 정의하는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 식각 장벽으로 하고 플라즈마 상태의 C-F계 식각가스를 공급하여 상기 제 2베리어 금속막을 식각하는 단계와, 감광막 패턴을 식각 장벽으로 하고 플라즈마 상태의 Cl2및 BCl3식각가스를 공급하여 금속막을 식각하는 단계와, 감광막 패턴을 식각 장벽으로 하고 플라즈마 상태의 C-F계 식각가스를 공급하여 제 1베리어 금속막을 식각하는 단계를 포함한다.
Description
본 발명은 방법에 관한 것으로, 보다 상세하게는 제 1베리어금속막, 금속막 및 제 2베리어 금속막 순으로 적층된 금속막들을 식각하여 금속 배선을 형성하는 공정에서, 감광막에 대한 선택비를 확보할 수 있는 금속 배선 식각 방법에 관한 것이다.
현재 양산 적용 중인 0.15㎛에 있어서, 금속 배선용 제 1금속막 CD는 최소 0.30㎛로서 감광막 두께가 1.2∼15㎛의 충분한 두께를 가지고 있으므로 감광막 선택비와 관련된 문제가 발생되지 않고 있다.
그러나, 현재 개발 중인 플래쉬 메모리에서의 이와 같은 타겟은 0.10㎛ 디램과 맞먹는 수준이다. 감광막 마진이 부족한 경우, 감광막 두께를 증가시키거나 하드 마스크를 도입하는 방법이 있다.
도 1a 내지 도 1b는 종래의 제 1실시예에 따른 금속막 식각 방법을 설명하기 위한 공정단면도이다.
종래의 제 1실시예에 따른 금속막 식각 방법은, 도 1a에 도시된 바와 같이, 트랜지스터(transistor)(미도시) 등이 제조된 반도체기판(1) 상에 스퍼터링(sputtering) 공정에 의해 제 1베리어 금속막(3), 금속막(5) 및 제 2베리어 금속막(7)을 차례로 형성한다. 이때, 상기 제 1및 제 2베리어 금속막(3)(7)으로는 Ti/TiN막을 사용하며, 금속막(5)으로는 알루미늄막을 사용한다. 이어, 제 2베리어 금속막(7) 상에 금속배선영역을 정의하는 감광막 패턴(20)을 형성한다. 이때, 상기 감광막 패턴(20)은 얇은 폭의 소자 분리막을 형성하기 위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성한다.
그런 다음, 상기 감광막 패턴을 식각 장벽으로 하고 결과물 상에 플라즈마 상태의 Cl2및 BCl3식각가스(30)를 공급하여 각각의 막들을 식각함으로서, 도 1b에 도시된 바와 같은, 금속배선(10)을 형성한다. 이 후, 감광막 패턴을 제거한다.
도 2a 내지 도 2b는 종래의 제 1실시예 따른 문제점을 보이기 위한 것으로서, 0.20㎛ 라인/스페이서를 갖는 금속막 식각 공정에서 감광막 마진 부족으로 인한 금속 배선의 탑 어택을 보인 SEM사진이다.
종래의 제 1실시예에서는 알루미늄인 금속막을 식각하는 가스로는 플라즈마 상태의 Cl2및 BCl3가스를 사용하고 있으며, 상기 금속막의 상하부의 제 1및 제 2베리어 금속막도 금속막과 동일한 Cl2및 BCl3가스를 이용함으로서, 금속 배선의 식각 공정이 진행되고 있다.
그러나, 플래쉬 메모리의 0.18㎛에서는 0.20㎛ 라인 앤 스페이스(Line & Spacer) 처럼 라인 앤 스페이서가 매우 작아지게 되면, DUV 도입 및 감광막 두께의 감소 등으로 인해 감광막 마진이 상당히 부족해진다. 이렇듯 감광막 마진이 부족한 경우, 감광막 두께를 증가시키는 방법이 채택되고 있으나, 플라즈마 상태의 Cl2및BCl3식각가스는 감광막에 대해 낮은 선택비를 가지고 있으므로, 이러한 가스를 이용하여 상기 금속막들을 식각하게 되면, 도 2a 및 도 2b에 도시된 바와 같이, 금속배선의 탑(top)부분이 어택(attack)받는 문제점이 있었다.
따라서, 이러한 문제점을 해결하고자, 종래의 제 2실시예로서, 하드 마스크를 도입 방법(미도시)이 채택되고 있으나, 이러한 방법은 하드 마스크 식각 및 비아홀 식각 도입 및 변경을 요구하며, 감광막 패턴, 제 1및 제 2 베리어 금속막과는 다른 챔버 분위기를 고려해야 하는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 감광막에 대한 선택비를 확보할 수 있는 식각가스를 이용하여 금속막을 식각함으로써 금속 배선의 탑부분이 어택받는 것을 방지할 수 있는 금속막 식각 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1b는 종래의 제 1실시예에 따른 금속막 식각 방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2b는 종래의 제 1실시예에 따른 문제점을 보이기 위한 것으로서, 0.20㎛ 라인/스페이서를 갖는 금속막 식각 공정에서 감광막 마진 부족으로 인한 탑 어택을 보인 SEM사진.
도 3a 내지 도 3d는 본 발명에 따른 금속막 식각 방법을 설명하기 위한 공정단면도.
도 4a 내지 도 4b는 본 발명을 적용하여 식각 공정을 수행한 것을 보인 SEM사진.
도 5는 본 발명에 따른 금속 식각 공정에서 EPD 시그널을 보인 그래프.
도면의 주요부분에 대한 부호의 설명
100. 반도체 기판 102. 제 1베리어 금속막
104, 105. 금속막 106, 107. 제 2베리어 금속막
120. 감광막 패턴 130, 134. C-F계열 식각가스
132. Cl2및 BCl3식각가스 140. 금속 배선
상기 목적을 달성하기 위한 본 발명의 금속막 식각 방법은 반도체 기판 상에 제 1베리어 금속막, 금속막 및 제 2베리어 금속막을 차례로 형성하는 단계와, 제 2베리어 금속막 상에 금속배선영역을 정의하는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 식각 장벽으로 하고 플라즈마 상태의 C-F계 식각가스를 공급하여 상기 제 2베리어 금속막을 식각하는 단계와, 감광막 패턴을 식각 장벽으로 하고 플라즈마 상태의 Cl2및 BCl3식각가스를 공급하여 금속막을 식각하는 단계와, 감광막 패턴을 식각 장벽으로 하고 플라즈마 상태의 C-F계 식각가스를 공급하여 제 1베리어금속막을 식각하는 단계를 포함한 것을 특징으로 한다.
상기 제 1및 제 2베리어 금속막으로 Ti/TiN막을 사용하고, 상기 금속막으로 알루미늄막을 사용하는 것이 바람직하다.
또한, 상기 각각의 식각 단계에서, Ar, He 및 Kr 중 어느 하나의 불활성가스를 추가하고, 소오스 파워는 500\ 이하로, 압력은 10mTorr 이하로, 버텀 파워는 150W 이상으로 진행하며, 각각의 제 1, 제 2베리어 금속막 및 금속막 식각 공정은 인시튜로 진행한다.
한편, 상기 제 1 및 제 2베리어 금속막 식각 단계에서, 상기 플라즈마 상태의 C-F계 식각가스로는, 바람직하게는, CHF3를 이용한다. 또한, 상기 금속막 식각 단계에서, EPD 시그널을 이용하여 상기 금속막을 식각한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명에 따른 금속막 식각 방법을 설명하기 위한 공정단면도이다. 또한, 도 5는 본 발명에 따른 금속 식각 공정에서 EPD 시그널을 보인 그래프이다.
본 발명에 따른 금속막 식각 방법은, 도 2a에 도시된 바와 같이, 트랜지스터 (미도시)등이 제조된 반도체 기판(100) 상에 제 1베리어 금속막(102), 금속막(104), 제 2베리어 금속막(106)을 차례로 형성한다. 이때, 상기 금속막(102)으로는 알루미늄막을 이용한다. 또한, 상기 제 1 및 제 2베리어 금속막(102)(106)은 상기 알루미늄 성분의 금속막이 확산되는 것을 방지하기 위한 역할을 하는 것으로서, Ti/TiN막을 이용한다. 이어, 제 2베리어 금속막(106) 상에 감광막을 도포하고 노광 및 현상하여 금속배선영역을 정의하는 감광막 패턴(120)을 형성한 후, 상기 감광막 패턴(120)을 식각 장벽으로 하고 플라즈마 상태의 C-F계열 식각가스(130)를 공급하여 제 2베리어 금속막을 1차 건식 식각한다. 이때, 상기 C-F계열의 식각가스(130)로는 CHF3가스를 사용하며, 상기 CHF3가스는
알루미늄의 금속막을 식각하지 않으므로 금속막의 어택 현상을 해결할 수 있다. 판현, 상기 감광막 패턴(120)을 형성하고 나서, 1차 건식 식각을 진행하기 이전에 선택비 향상을 목적으로 감광막 패턴에 베이킹 공정(미도시)을 진행한다.
다시, 도 3b에 도시된 바와 같이, 상기 감광막 패턴(120)을 식각 장벽으로 하고 플라즈마 상태의 Cl2및 BCl3식각가스(132)를 공급하여 금속막(104)을 2차 건식 식각한다. 이때, 상기 2차 건식 식각 공정에서, 도 5에 도시된 바와 같이, EPD(End Point Detection) 시그널(signal)을 이용하여 알루미늄의 금속막이 모두 식각되는 시간을 검출함으로서 후속의 제 1베리어 금속막을 식각하기 위한 식각 가스로 교체할 수 있다. 또한, 상기 2차 건식 식각 공정에서, 플라즈마 상태의 Cl2및 BCl3식각가스(132)를 이용하게 되면 금속막의 메인 식각 시간에 비해 하부의 제 1베리어 금속막의 식각 시간이 무시할 수 없는 수준으로 크다. 실제로, 알루미늄인 금속막의 식각 비율은 6000∼10000Å/min으로 상당히 빠른 편인데 반하여, 제 1베리어 금속막의 식각 비율은 1500∼2500Å/min이다. 따라서, 제 1베리어 금속막의식각 비율이 대략 금속막의 1/3∼1/4 수준이기 때문에 제 1베리어 금속막 식각 공정은, 하기에 기재된 바와 같이, 감광막 패턴에 대한 선택비가 있는 가스로 전환하는 것이 상당히 감광막 마진 확보에 중요한 요소가 된다.(도면부호 107은 1차 건식 식각 공정 후에 잔류된 제 2베리어 금속막을 도시한 것이다.)
계속해서, 도 3c에 도시된 바와 같이, 상기 감광막 패턴(120)을 식각 장벽으로 플라즈마 상태의 C-F계열 식각가스(134)를 공급하여 제 1베리어 금속막을 3차 건식 식각하고 나서, 잔류된 감광막 패턴을 제거하여, 도 3d에 도시된 바와 같이, 금속 배선(140)을 형성한다. (도 3c에서 도면부호 105은 2차 건식 식각 공정 후에 잔류된 금속막을 도시한 것이다.)
이때, 상기 1차, 2차 및 3차 건식 식각 공정에서 주반응 식각가스 외에 Ar, He 및 Kr 중 어느 하나의 불활성가스를 첨가함으로서, 이온 충격(ion bombardment) 효과 및 플라즈마 상태의 가스를 안정화시키는 효과를 얻을 수 있다.
또한, 상기 1차, 2차 및 3차 건식 식각 공정은 건식 식각가스를 교체하면서 인시튜(in-situ)로 알루미늄의 금속막과 제 1 및 제 2베리어 금속막을 식각한다. 이때, 챔버의 소오스 파워(source power)는 500\ 이하로, 압력(pressure)은 10mTorr 이하로, 버텀 파워(bottom power)는 150W 이상으로 유지함으로써, 케미컬 식각 특성에 의한 감광막 부식(erosion) 현상을 억제하여 감광막 선택비를 증가시킨다.
한편, 본 발명에서는, 도면에 도시되지 않았지만, 제 2베리어 금속막 위에 감광막 마진 확보 목적의 반사방지막(Anti Reflective Coating layer)(SiON)을 형성한 경우, 감광막 선택비가 더 뛰어난 옥사이드 계열의 식각가스를 이용하여 상기 반사방지막을 식각한 후에 엑스-시튜(Ex-situ)로 금속 식각을 진행한다.
도 4a 내지 도 4b는 본 발명을 적용하여 식각 공정을 수행한 것을 보인 SEM사진이다.
본 발명에 따르면, 0.20㎛ 라인 앤 스페이스의 금속 배선을 형성하는 데 있어서, 제 1 및 제 2베리어 금속막 식각 공정은 플라즈마 상태의 C-F계열 식각가스를, 알루미늄의 금속막 식각 공정에서는 플라즈마 상태의 Cl2및 BCl3식각가스를 사용함으로써, 감광막 마진을 확보할 수 있으므로, 도 4a 내지 도 4b에 도시된 바와 같이, 금속배선의 탑 어택이 발생되지 않는다.
이상에서와 같이, 본 발명은 DUV 감광막을 사용하는 금속막 식각 공정에 있어서, 감광막에 대한 선택비가 우수한 C-F 계열의 식각가스를 이용하여 식각 공정을 진행함으로써, 감광막의 선택비를 확보가능하므로 탑 어택이 발생되지 않는다.
따라서, 본 발명은 하드 마스크 도입과 같은 공정 변경이나 추가의 비용 발생없이 금속막 식각 공정을 진행할 수 있으므로 디바이스의 안정화 및 원가 절감의 이점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (7)
- 반도체 기판 상에 제 1베리어 금속막, 금속막 및 제 2베리어 금속막을 차례로 형성하는 단계와,상기 제 2베리어 금속막 상에 금속배선영역을 정의하는 감광막 패턴을 형성하는 단계와,상기 감광막 패턴을 식각 장벽으로 하고 플라즈마 상태의 C-F계 식각가스를 공급하여 상기 제 2베리어 금속막을 식각하는 단계와,상기 감광막 패턴을 식각 장벽으로 하고 플라즈마 상태의 Cl2및 BCl3식각가스를 공급하여 상기 금속막을 식각하는 단계와,상기 감광막 패턴을 식각 장벽으로 하고 상기 플라즈마 상태의 C-F계 식각가스를 공급하여 상기 제 1베리어 금속막을 식각하는 단계를 포함하는 것을 특징으로 하는 금속막 식각 방법.
- 제 1항에 있어서, 상기 제 1및 제 2베리어 금속막으로 Ti/TiN막을 사용하고, 상기 금속막으로 알루미늄막을 사용하는 것을 특징으로 하는 금속막 식각 방법.
- 제 1항에 있어서, 상기 제 1 및 제 2베리어 금속막 식각 단계에서, 상기 C-F계 식각가스로 CHF3를 이용하는 것을 특징으로 하는 금속막 식각 방법.
- 제 1항에 있어서, 상기 각각의 식각 단계에서, Ar, He 및 Kr 중 어느 하나의 불활성가스를 추가하는 것을 특징으로 하는 금속막 식각 방법.
- 제 1항에 있어서, 상기 금속막 식각 단계에서, EPD 시그널을 이용하여 상기 금속막을 식각하는 것을 특징으로 하는 금속막 식각 방법.
- 제 1항에 있어서, 상기 제 1, 제 2베리어 금속막 및 금속막은 인시튜로 진행하는 것을 특징으로 하는 금속막 식각 방법.
- 제 1항에 있어서, 상기 각각의 식각단계는 소오스 파워는 500\ 이하로, 압력은 10mTorr 이하로, 버텀 파워는 150W 이상으로 진행하는 것을 특징으로 하는 금속막 식각 방법.
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| KR1020020036704A KR20040001487A (ko) | 2002-06-28 | 2002-06-28 | 금속막 식각 방법 |
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| KR1020020036704A KR20040001487A (ko) | 2002-06-28 | 2002-06-28 | 금속막 식각 방법 |
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| KR (1) | KR20040001487A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100898297B1 (ko) * | 2007-12-05 | 2009-05-18 | 삼성모바일디스플레이주식회사 | 금속막 패턴의 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03239323A (ja) * | 1990-02-16 | 1991-10-24 | Yamaha Corp | ドライエッチング方法 |
| JPH07201826A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | ドライエッチング方法 |
| KR20000076800A (ko) * | 1999-03-11 | 2000-12-26 | 니시무로 타이죠 | 드라이 에칭 방법 |
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2002
- 2002-06-28 KR KR1020020036704A patent/KR20040001487A/ko not_active Application Discontinuation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03239323A (ja) * | 1990-02-16 | 1991-10-24 | Yamaha Corp | ドライエッチング方法 |
| JPH07201826A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | ドライエッチング方法 |
| KR20000076800A (ko) * | 1999-03-11 | 2000-12-26 | 니시무로 타이죠 | 드라이 에칭 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100898297B1 (ko) * | 2007-12-05 | 2009-05-18 | 삼성모바일디스플레이주식회사 | 금속막 패턴의 제조 방법 |
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