KR20030089978A - 반도체 소자의 테스트 패턴 - Google Patents
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- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
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- H10B12/482—Bit lines
Abstract
본 발명은 반도체 소자의 테스트 패턴(Test pattern)에 관한 것으로, 특히 두 개의 비트 라인(Bit line)을 하나의 단위로 하여 교번으로 상기 비트 라인들과 각각 전기적으로 연결되게 제 1, 제 2 검출 단자를 구성함으로써, 상기 제 1, 제 2 검출 단자가 구비된 테스트 패턴을 사용하여 워드 라인(Word line)과 비트 라인간의 절연층인 층간 절연막의 증착 공정 시 발생되는 보이드(Void)에 의한 브리지(Bridge) 발생 여부를 검출하므로 소자의 수율 및 신뢰성을 향상시키는 기술이다.
Description
본 발명은 반도체 소자의 테스트 패턴(Test pattern)에 관한 것으로, 특히 워드 라인(Word line)과 비트 라인(Bit line)간의 절연층인 층간 절연막의 증착 공정 시 발생되는 보이드(Void)에 의한 브리지(Bridge) 발생 여부를 검출하므로 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 테스트 패턴에 관한 것이다.
반도체 공정의 미세화로 DRAM(Dynamic Random Access Memory)의 워드 라인간의 간격이 좁아지기 때문에 워드 라인과 비트 라인간의 절연층인 층간 절연막의 증착 공정 시 보이드가 발생된다.
도 1a와 도 1b는 워드 라인과 비트 라인간의 층간 절연막 형성 공정 시 보이드 발생을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 절연막이 개재된 다수개의 워드 라인(13)들을 형성한다. 이때, 상기 각 워드 라인(13)은 그 상에 하드 마스크(Hard mask)층인 질화막(15)을 구비한다.
이어, 상기 워드 라인(13)들을 포함한 전면에 얇은 두께의 캡핑(Capping) 질화막(17)을 형성한다.
도 1b를 참조하면, 상기 캡핑 질화막(17) 상에 층간 절연막(19)을 형성한다.
이때, 상기 층간 절연막(19) 형성 공정 시, 상기 워드 라인(13)간의 간격이 좁기 때문에 상기 층간 절연막(19)의 갭필 특성이 나빠 상기 층간 절연막(19)에 보이드(21)가 발생된다.
상기 보이드(21)의 발생으로 후속 공정인 플러그 형성 공정 시 상기 보이드(21)에 상기 플러그 형성용 도전층이 증착되어 플러그간 브릿지를 유발시킨다. 이때, 상기 브릿지는 하나 건너 인접한 비트 라인간에 발생된다.
도 2는 종래 반도체 소자의 테스트 패턴을 도시한 레이아웃(Layout)도이다.
도 2를 참조하면, 반도체 기판(도시하지 않음)에 가로축 방향으로 일정간격 이격 되면서 T 타입으로 배열되되, 이웃하는 라인과 교차 배열된 다수개의 활성영역(31)들, 상기 반도체 기판 상에 가로축 방향으로 일정간격 이격 되어 막대 형상으로 배열된 다수개의 워드 라인(33)들, 상기 워드 라인(33)들 상측에 세로축 방향으로 일정간격 이격 되어 막대 형상으로 배열된 다수개의 비트 라인(35)들 및 상기 비트 라인(35)들과 교번으로 각각 콘택되는 제 1, 제 2 검출 단자(37,39)로 구성된다.
여기서, 상기 활성영역(31)은 상기 두 개의 워드 라인(33)과 교차되고, 한 개의 비트 라인(35)에 콘택된다.
상술한 종래 반도체 소자의 비트 라인 브리지 검출 방법은 상기 제 1, 제 2 검출 단자(37,39)가 상기 비트 라인(35)들과 교번으로 전기적 연결 관계를 갖기 때문에 즉 상기 서로 인접한 비트 라인(35)이 서로 다른 검출 단자에 전기적으로 연결되기 때문에 하나 건너 인접한 비트 라인간에 발생되는 브릿지(B)에 상기 제 1, 제 2 검출 단자(37,39) 중 하나의 검출 단자만이 전기적으로 연결되어 상기 브릿지(B)를 검출하지 못하므로 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 두 개의 비트 라인을 하나의 단위로 하여 교번으로 상기 비트 라인들과 각각 전기적으로 연결되게 제 1, 제 2 검출 단자를 구성함으로써, 워드 라인과 비트 라인간의 절연층인 층간 절연막의 증착 공정 시 발생되는 보이드에 의한 브리지 발생 여부를 검출하는 반도체 소자의 테스트 패턴을 제공하는데 그 목적이 있다.
도 1a와 도 1b는 워드 라인과 비트 라인간의 층간 절연막 형성 공정 시 보이드 발생을 도시한 단면도.
도 2는 종래 반도체 소자의 테스트 패턴을 도시한 레이아웃도.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 테스트 패턴을 도시한 레이아웃도.
< 도면의 주요 부분에 대한 부호의 설명 >
11 : 반도체 기판13,33,53 : 워드 라인
15 : 질화막17 : 캡핑 질화막
19 : 층간 절연막21 : 보이드
31,51 : 활성 영역35,55 : 비트 라인
37,57 : 제 1 검출 단자39,59 : 제 2 검출 단자
이상의 목적을 달성하기 위한 본 발명은 기판에 제 1 방향으로 일정간격 이격 되어 배열되되, 이웃하는 라인과 교차 배열된 활성영역과, 상기 기판 상에 제 1 방향으로 일정간격 이격되어 배열된 워드 라인과, 상기 워드 라인들 상측에 상기 제 1 방향과 수직한 제 2 방향으로 일정간격 이격되어 배열되되, 상기 활성영역과 콘택된 비트 라인과, 상기 두 개의 비트 라인을 하나의 단위로 하여 상기 비트 라인과 각각 교번으로 콘택된 제 1, 제 2 검출 단자를 포함하는 반도체 소자의 테스트 패턴을 제공하는 것을 특징으로 한다.
본 발명의 원리는 두 개의 비트 라인을 하나의 단위로 하여 교번으로 상기 비트 라인들과 각각 전기적으로 연결되게 제 1, 제 2 검출 단자를 구성함으로써, 하나 건너 인접한 비트 라인간에 발생되는 브릿지에 상기 제 1, 제 2 검출 단자 모두 전기적으로 연결되어 상기 제 1, 제 2 검출 단자에 전압을 인가한 후 흐르는 전류의 양을 측정하여 워드 라인과 비트 라인간의 절연층인 층간 절연막의 증착 공정 시 발생되는 보이드에 의한 브리지 발생 여부를 검출하기 위한 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 테스트 패턴을 도시한 레이아웃도이다.
도 3을 참조하면, 반도체 기판(도시하지 않음)에 가로축 방향으로 일정간격이격 되면서 T 타입으로 배열되되, 이웃하는 라인과 교차 배열된 다수개의 활성영역(51)들, 상기 반도체 기판 상에 가로축 방향으로 일정간격 이격 되어 막대 형상으로 배열된 다수개의 워드 라인(53)들, 상기 워드 라인(53)들 상측에 세로축 방향으로 일정간격 이격 되어 막대 형상으로 배열된 다수개의 비트 라인(55)들 및 상기 두 개의 비트 라인(55)을 하나의 단위로 하여 교번으로 상기 비트 라인(55)과 각각 콘택되는 제 1, 제 2 검출 단자(57,59)로 구성된다.
여기서, 상기 활성영역(51)은 상기 두 개의 워드 라인(53)과 교차되고, 한개의 비트 라인(55)에 콘택된다.
상술한 본 발명의 실시 예에 따른 반도체 소자의 테스트 패턴은 상기 제 1, 제 2 검출 단자(57,59)가 상기 두 개의 비트 라인(55)을 하나의 단위로 하여 교번으로 상기 비트 라인(55)들과 전기적 연결 관계를 갖기 때문에 즉 상기 인접한 비트 라인(55)을 같은 검출 단자에 전기적으로 연결되기 때문에 하나 건너 인접한 비트 라인간에 발생되는 브릿지에 상기 제 1, 제 2 검출 단자 모두 전기적으로 연결되어 상기 제 1, 제 2 검출 단자(57,59)에 전압을 인가한 후 흐르는 전류의 양을 측정하여 브리지(B) 발생 여부를 검출한다.
본 발명의 반도체 소자의 테스트 패턴은 두 개의 비트 라인을 하나의 단위로 하여 교번으로 상기 비트 라인들과 각각 전기적으로 연결되게 제 1, 제 2 검출 단자를 구성함으로써, 하나 건너 인접한 비트 라인간에 발생되는 브릿지에 상기 제 1, 제 2 검출 단자 모두 전기적으로 연결되어 상기 제 1, 제 2 검출 단자에 전압을인가한 후 흐르는 전류의 양을 측정하여 워드 라인과 비트 라인간의 절연층인 층간 절연막의 증착 공정 시 발생되는 보이드에 의한 브리지 발생 여부를 검출하므로 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (1)
- 기판에 제 1 방향으로 일정간격 이격 되어 배열되되, 이웃하는 라인과 교차 배열된 활성영역과,상기 기판 상에 제 1 방향으로 일정간격 이격되어 배열된 워드 라인과,상기 워드 라인들 상측에 상기 제 1 방향과 수직한 제 2 방향으로 일정간격 이격되어 배열되되, 상기 활성영역과 콘택된 비트 라인과,상기 두 개의 비트 라인을 하나의 단위로 하여 각각 교번으로 콘택된 제 1, 제 2 검출 단자를 포함하는 반도체 소자의 테스트 패턴.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020027915A KR20030089978A (ko) | 2002-05-20 | 2002-05-20 | 반도체 소자의 테스트 패턴 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020027915A KR20030089978A (ko) | 2002-05-20 | 2002-05-20 | 반도체 소자의 테스트 패턴 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030089978A true KR20030089978A (ko) | 2003-11-28 |
Family
ID=32383612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020027915A KR20030089978A (ko) | 2002-05-20 | 2002-05-20 | 반도체 소자의 테스트 패턴 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030089978A (ko) |
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2002
- 2002-05-20 KR KR1020020027915A patent/KR20030089978A/ko not_active Application Discontinuation
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