KR20030086703A - 반도체패키지 - Google Patents

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KR20030086703A
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Abstract

이 발명은 반도체패키지에 관한 것으로, 방열판에 배선 테이프를 접착시키고, 그 표면에는 반도체 다이를 플립칩 방식으로 본딩하여, 반도체칩의 열방출 성능을 향상시키고 또한 반도체 다이의 그라운드 및 파워 신호를 용이하게 처리할 수 있도록, 상면에 다수의 은도금 영역이 형성된 대략 판상의 방열판과; 상기 방열판의 상면에 절연 테이프가 접착제로 접착되어 있고, 상기 절연 테이프의 상면에는 다수의 배선 패턴이 형성된 배선 테이프와; 상기 배선 테이프의 중앙에 도전성 범프를 통하여 상기 배선 패턴과 전기적으로 접속된 반도체 다이와; 상기 반도체 다이를 외부 환경으로부터 보호하기 위해, 상기 반도체 다이를 감싸는 봉지재와; 상기 반도체 다이 외주연에 형성된 배선 패턴에 융착된 다수의 솔더볼을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지{semiconductor package}
본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 방열판에 배선 테이프를 접착시키고, 그 표면에는 반도체 다이(die)를 플립칩(flip chip) 방식으로 본딩하여, 반도체칩의 열방출 성능을 향상시키고 또한 반도체 다이의 그라운드(ground) 및 파워(power) 신호를 용이하게 처리할 수 있는 반도체패키지에 관한 것이다.
일반적으로 반도체패키지는 리드프레임(lead frame), 인쇄회로기판, 배선 필름 또는 배선 테이프와 같은 섭스트레이트(substrate) 표면에 반도체 다이를 탑재하고, 상기 섭스트레이트와 반도체 다이를 전기적 접속부재에 의해 상호 연결한 후, 상기 반도체 다이 등을 봉지재로 봉지한 형태를 한다. 이러한 반도체패키지는 반도체 다이의 크기, 전기적 성능 및 열방출 정도에 따라 칩 스케일 패키지(Chip Scale Package) 계열, 플립 칩 패키지(Flip Chip Package) 계열, 볼 그리드 어레이(Ball Grid Array) 계열, 노출 패드 패키지(Exposed Pad Package) 계열 및 테이프 패키지(Tape Pacakge) 계열 등으로 분류되며, 이 밖에도 굉장히 많은 종류의 반도체패키지가 있다.
한편, 최근의 반도체패키지는 반도체 다이의 집적도가 점차 높아지고, 기능이 복잡해짐에 따라, 신호용 배선 패턴뿐만 아니라 복잡한 그라운드 및 파워 배선 패턴도 요구되고 있고, 또한 반도체 다이의 열을 외부로 신속하게 방출시키기 위한 구조도 요구되고 있다.
도1에는 상술한 바와 같은 요구 조건을 어느 정도 만족하는 배선 패턴 및 방열 구조를 갖는 종래의 반도체패키지가 도시되어 있으며, 이를 참조하여 종래 기술을 설명하면 다음과 같다. 여기서, 도1에는 반도체패키지의 반절만이 도시되어 있다.
도시된 바와 같이 상면 중앙에 일정 깊이로 캐비티(cavity)(9')가 형성되고, 상기 캐비티(9')의 외주면에는 다수의 은 도금영역(2',3',4')이 형성된 방열판(1')이 구비되어 있다. 상기 방열판(1')의 캐비티(9') 바닥면에는 접착제(5')로 반도체 다이(6')가 접착되어 있으며, 상기 반도체 다이(6')는 상면 주연부에 다수의 본드 패드(7')가 형성되어 있다.
한편, 상기 방열판(1')의 캐비티(9') 외주연에는 접착제(11')로 배선 테이프(10')가 접착되어 있다. 상기 배선 테이프(10')는 절연 테이프(12')를 기초로 그 상면에는 다수의 도전성 배선패턴(13')이 형성되어 있고, 상기 배선 패턴중 일정 영역은 모두 절연성의 커버코트(14')로 덮혀 있다. 더불어, 배선 테이프(10') 및 접착제(11')중 특정한 영영에는 통공(15',16')이 형성되어 있다. 또한 상기 통공(15',16')은 상기 방열판(1')의 은도금 영역(3',4')과 대응되는 영역이다.
계속해서, 상기 반도체 다이(6')의 본드패드(7')와 상기 배선패턴(13') 또는 방열판(1')의 은 도금 영역(2')은 도전성와이어(8')로 상호 본딩되어 있으며, 상기 반도체 다이(6'), 도전성 와이어(8') 등은 봉지재(20')로 봉지되어 있다. 도면중 미설명 부호 18'은 상기 봉지재(20')의 영역을 한정하기 위한 댐이다.
이어서, 상기 배선 테이프(10')의 배선 패턴(13')에는 솔더볼(17')이 융착되어 외부 장치에 반도체패키지가 실장 가능하게 되어 있다. 물론, 상기 배선 테이프(10')에 형성된 통공(15',16')에도 솔더볼(17')이 융착됨으로써, 상기 솔더볼(17')이 방열판(1')의 은도금 영역(3',4')에 직접 전기적으로 연결되어 있다.
따라서, 신호용 및 파워용의 전기적 신호는 통상적인 배선 패턴 및 도전성 와이어를 통하여 반도체 다이에 전달되고, 그라운드용의 전기적 신호는 솔더볼, 방열판 및 도전성 와이어를 통하여 반도체 다이에 전달된다.
그러나, 이러한 종래의 반도체패키지는 방열판에 일정 깊이의 캐비티를 형성함으로써, 방열판의 제조가 어렵고 이에 따라 반도체패키지의 제조 원가가 상승되는 문제가 있다.
또한, 상기 반도체 다이와 배선 테이프 또는 방열판을 도전성 와이어로 일일이 와이어 본딩하여야 함으로써, 신호용, 파워용 또는 그라운드용의 도전성 와이어간에 쇼트가 빈번히 발생하는 문제도 있다.
더불어, 반도체 다이는 저면에 비록 방열판이 접착되어 있기는 하나, 상면은 봉지재로 완전히 감싸여져 있는 형태로서, 반도체패키지의 방열 성능 향상에 한계가 있다.
따라서 본 발명은 상기와 같은 종래의 문제 또는 단점을 해결하기 위해 안출한 것으로 본 발명의 목적은 방열판에 배선 테이프를 접착시키고, 그 표면에는 반도체 다이를 플립칩 방식으로 본딩하여, 반도체칩의 열방출 성능을 향상시키고 또한 반도체 다이의 그라운드 및 파워 신호를 용이하게 처리할 수 있는 반도체패키지를 제공하는데 있다.
도1은 종래의 반도체패키지를 도시한 반절 단면도이다.
도2는 본 발명에 의한 반도체패키지를 도시한 단면도이다.
도3a 내지 도3g는 본 발명에 의한 반도체패키지의 제조 방법을 순차 도시한 설명도이다.
-도면중 주요 부호에 대한 설명-
2; 방열판4,5; 은도금 영역
6; 접착제10; 배선 테이프
11; 절연 테이프12; 배선 패턴
13; 커버코트14,15,16; 배선 테이프에 형성된 통공
17; 댐21; 접착제
22; 절연 테이프23,24; 통공
30; 반도체 다이31; 본드패드
40; 도전성 범프50; 봉지재
60; 솔더볼61; 도전체
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지에 의하면, 상면에 다수의 은도금 영역이 형성된 대략 판상의 방열판과; 상기 방열판의 상면에 절연 테이프가 접착제로 접착되어 있고, 상기 절연 테이프의 상면에는 다수의 배선 패턴이 형성된 배선 테이프와; 상기 배선 테이프의 중앙에 도전성 범프를 통하여 상기 배선 패턴과 전기적으로 접속된 반도체 다이와; 상기 반도체 다이를 외부 환경으로부터 보호하기 위해, 상기 반도체 다이를 감싸는 봉지재와; 상기 반도체 다이 외주연에 형성된 배선 패턴에 융착된 다수의 솔더볼을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 배선 테이프는 상기 방열판의 은도금 영역과 대응되는 영역에 일정 크기의 통공이 다수 형성되고, 상기 통공을 통하여 배선 테이프의 배선 패턴이 상기 은도금 영역에 본딩되어 있다.
또한, 상기 배선 테이프는 상기 방열판의 은도금 영역과 대응되는 영역에 일정 크기의 통공이 다수 형성되고, 상기 통공에는 도전체가 충진되어 상기 은도금 영역에 연결되어 있다.
더불어, 상기 도전체가 충진된 배선 테이프의 통공 내측으로는 배선 패턴이 일정 길이 돌출되어 있다.
또한, 상기 반도체 다이의 외주연에 위치하는 배선 테이프에는 접착제를 통하여 일정 두께의 절연 테이프가 더 접착되고, 상기 접착제 및 절연 테이프에는 배선패턴 및 방열판의 은도금 영역과 대응되는 위치에 통공이 형성되어 도전체가 충진되며, 상기 도전체의 상면에는 솔더볼이 융착되어 있다.
상기와 같이 하여 본 발명에 의한 반도체패키지는 대략 판상의 방열판을 이용함으로써, 종래와 같은 캐비티를 가공할 필요가 없고 따라서 방열판의 제조가 쉬운 장점이 있다.
또한, 반도체 다이와 배선 테이프를 플립칩 방식으로 본딩함으로써, 본딩 작업중 불량률을 현저히 줄일 수 있고, 더불어 배선 테이프의 배선 패턴을 직접 방열판에 본딩함으로써 전체적인 신호용, 파워용 및 그라운드용의 패턴 처리가 용이한 장점이 있다.
더불어, 반도체 다이의 상면에 위치하는 봉지재의 두께를 매우 얇게 하거나 또는 반도체 다이의 상면을 봉지재 외측으로 노출시키는 것이 가능함으로써 반도체 다이의 방열 성능을 향상시킬 수도 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2는 본 발명에 의한 반도체패키지를 도시한 단면도이다.
도시된 바와 같이 대략 판상의 방열판(2)이 구비되어 있으며, 상기 방열판(2)의 상면에는 다수의 은도금 영역(4,5)이 형성되어 있다. 상기 방열판(2)은 통상의 구리(Cu), 철(Fe), 알루미늄(Al) 또는 이의 등가물로 제조될 수 있다.
또한, 상기 방열판(2)의 상면에는 접착제(6)로 박형의 배선 테이프(10)가 접착되어 있다. 상기 배선 테이프(10)는 절연 테이프(11)를 기초로 하여 그 상면에 다수의 도전성 배선 패턴(12)이 형성되어 있다. 여기서, 상기 배선 패턴(12)은 통상적인 구리 패턴일 수 있다.
더불어, 상기 배선 테이프(10)중 중앙 근방에는 방열판(2)의 은도금 영역(4)과 대응되는 위치에 통공(14)이 형성되어 있고, 상기 통공(14)을 통하여는 배선 패턴(12)이 하부로 연장된 동시에, 그 단부가 상기 방열판(2)의 은도금 영역(4)에 본딩되어 있다. 이와 같이 은도금 영역(4)에 본딩된 배선 패턴(12)은 통상의 그라운드용일 수 있다. 물론, 대부분의 다른 배선 패턴은 상기 통공(14)을 지나 그 외측으로 연장되어 있다.
또한, 상기 통공(14)의 외측에는 다른 통공(15,16)이 형성되어 있다. 이 통공(15,16)중 특정한 통공(15) 역시 상기 방열판(2)의 다른 은도금 영역(5)과 대응되는 위치에 형성되어 있다. 또한, 상기 통공(15,16)중 특정한 통공(16)으로는 배선 패턴(12)의 일부가 돌출되어 있다.
계속해서, 상기 배선 테이프(10)중 상기 배선 패턴(12)의 상면 일부 및 통공(14,15,16)을 제외한 나머지 영역은 모두 절연성의 커버코트(13)로 코팅되어 있다.
한편, 상기 커버코트(13)의 표면에는 접착제(21)가 개재되어 또다른 절연 테이프(22)가 더 접착되어 있고, 상기 접착제(21) 및 절연 테이프(22)에는통공(15,16)과 대응되는 위치에 다수의 또다른 통공(23,24)이 형성되어 있다. 여기서, 배선 테이프(10)의 통공(15)과 절연 테이프(22)의 통공(23)은 상호 연통되어 있고, 또한 통공(16)과 통공(24)도 연통되어 있다.
상기 각각의 통공(15,16)(23,24)에는 각각 도전체(61)가 충진되어 있으며, 상기 도전체(61)의 상면에는 솔더볼(60)이 융착되어 있다. 즉, 상기 은도금 영역(5)과 대응되는 위치에 형성된 통공(15,23)에는 도전체(61)가 충진되고, 그 상면에는 솔더볼(60)이 융착됨으로써, 상기 솔더볼(60)이 상기 은도금 영역(5)에 전기적으로 연결된 형태를 하고, 또한 상기 배선 패턴(12)과 대응되는 위치에 형성된 통공(16,24)에도 도전체(61)가 충진되고, 그 상면에는 솔더볼(60)이 융착됨으로써 상기 솔더볼(60)이 상기 배선 패턴(12)에 전기적으로 연결된 형태를 한다. 물론, 여기서 상기 통공(15,16)(23,24)에 충진된 도전체(61)는 융용 및 고착된 솔더일 수 있다.
이어서, 상기 배선 테이프(10)의 중앙에는 반도체 다이(30)가 플립칩 본딩 방식으로 상기 배선 테이프(10)의 배선 패턴(12)에 전기적으로 접속되어 있다. 즉, 상기 반도체 다이(30)의 하면에는 다수의 본드패드(31)가 형성되어 있고, 상기 본드패드(31)에는 금, 은 또는 솔더로 도전성 범프(40)가 융착되어 있으며, 상기 도전성 범프(40)가 상기 배선 테이프(10)의 배선 패턴(12)에 전기적으로 접속되어 있다.
또한, 상기 반도체 다이(30) 외주연에 형성된 절연 테이프(22)의 상면에는 일정 높이의 댐(17)이 형성되어 있고, 상기 댐(17) 내측으로는 봉지재(50)가 충진되어 있다. 즉, 상기 봉지재(50)에 의해 상기 반도체 다이(30), 도전성 범프(40), 은도금 영역(4)에 본딩된 배선 패턴(12) 등이 모두 봉지되어 외부 환경으로부터 보호된다. 물론, 상기 반도체 다이(30)의 상면은 상기 봉지재(50) 외측으로 노출되도록 함으로서, 그 반도체 다이(30)의 방열 성능이 극대화되도록 할 수도 있다.
더구나, 상기 반도체 다이(30)의 두께가 매우 얇을 경우에는 상기 절연 테이프(22)가 필요없을 수도 있다. 즉, 상기 절연 테이프(22)의 역할은 상기 솔더볼(60)이 외부 장치에 용이하게 융착될 정도로 소정 두께를 보강해 주는 것이기 때문에, 상기 반도체 다이(30)의 두께가 매우 얇을 경우에는 상기 솔더볼(60) 자체의 두께만으로도 상기 솔더볼(60)이 외부 장치에 용이하게 융착된다.
이러한 반도체패키지의 제조 방법을 첨부된 도3a 내지 도3f를 참조하여 설명하면 다음과 같다.
먼저 도3a에 도시된 바와 같이 대략 판상의 방열판(2)을 구비한다. 물론, 상기 방열판(2)의 상면에는 다수의 은도금 영역(4,5)이 형성되어 있다. 상기 방열판(2)은 통상적인 구리(Cu), 철(Fe), 알루미늄(Al) 또는 이의 등가물로 제조될 수 있다.
이어서, 도3b에 도시된 바와 같이 상기 방열판(2)의 상면에 배선 테이프(10)를 접착제(6)를 이용하여 접착한다. 여기서, 상기 배선 테이프(10)는 절연 테이프(11)를 기본으로 그 상면에 다수의 도전성 배선 패턴(12)이 형성되어 있다. 또한, 상기 배선 테이프(10)는 상기 방열판(2)의 은도금 영역(4,5)과 대응되는 위치에 다수의 통공(14,15)이 형성되어 있다. 더불어, 특정한 통공(14)을 통하여는 배선 패턴(12)을 상기 은도금 영역(4)에 본딩시킬 수도 있으며, 이러한 배선 패턴(12)의 본딩은 하기할 반도체 다이(30)의 탑재후 수행될 수도 있다.
한편, 상기 배선 패턴(12)중 차후 도전성 물질과 융착될 부분 및 통공(14,15,16)을 제외한 영역은 모두 절연성의 커버코트(13)로 코팅되어 있다.
이어서, 도3c에 도시된 바와같이 상기 배선 테이프(10)의 중앙에 반도체 다이(30)를 플립칩 형태로 본딩한다. 즉, 반도체 다이(30)의 본드패드(31)에 각각 금, 은 또는 솔더와 같은 물질로 도전성 범프(40)를 형성한 후, 상기 도전성 범프(40)가 각각 배선 패턴(12)에 융착되도록 한다.
다음으로, 도3d에 도시된 바와 같이 상기 배선 테이프(10)의 각 통공(15,16)과 대응되는 위치에 또다른 통공(23,24)이 형성된 절연 테이프(22)를 접착제(21)를 개재하여 접착한다. 여기서, 상기 절연 테이프(22)는 상기 반도체 다이(30)와 대응되는 영역에는 형성되지 않았으며, 상기 반도체 다이(30)와 근접하는 절연 테이프(22)의 상면에는 일정 높이의 댐(17)이 형성되어 있다.
한편, 상기 절연 테이프(22)는 상기 반도체 다이(30)의 두께가 매우 얇을 경우에는 접착시키지 않을 수도 있으며, 따라서 상기 절연 테이프(22)의 접착 여부는 반도체 다이(30)의 두께에 따라 결정된다.
다음으로, 도3e에 도시된 바와 같이 상기 댐(17) 내측에 봉지재(50)를 충진함으로써, 상기 반도체 다이(30), 배선 패턴(12) 등이 외부 환경으로부터 보호되도록 한다. 상기 봉지재(50)는 통상적인 액상의 에폭시 수지류 또는 에폭시 몰딩 컴파운드류일 수 있다.
물론, 상기 반도체 다이(30)의 상면은 상기 봉지재(50) 외측으로 노출되도록 함으로써, 상기 반도체 다이(30)의 방열 성능이 향상되도록 할 수도 있다.
이어서, 도3f에 도시된 바와 같이 상기 절연 테이프(22) 및 배선 테이프(10)의 각 통공(15,16)(23,24)에 도전체(61)를 충진하여 고착시키고, 또한 상기 도전체(61)의 상면에는 솔더볼(60)을 융착한다. 여기서, 상기 도전체(61)는 상기 솔더볼(60)을 융용하여 형성시킬 수도 있다.
상기와 같이 하여, 상기 도전체(61)는 상기 방열판(2)의 은도금 영역(5)에 직접 전기적으로 접속되거나 또는 배선 테이프(10)의 배선 패턴(12)에 전기적으로 접속될 수 있다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만, 본 발명은 이것으로만 한정되는 것은 아니며, 본 발명의 범주와 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체패키지는 대략 판상의 방열판을 이용함으로써, 종래와 같은 캐비티를 가공할 필요가 없고 결국, 방열판의 제조가 쉬운 효과가 있다.
또한, 반도체 다이와 배선 테이프를 플립칩 방식으로 본딩함으로써, 본딩 작업중 불량률을 현저히 줄일 수 있고, 더불어 배선 테이프의 배선 패턴을 직접 방열판에 본딩함으로써 전체적인 신호용, 파워용 및 그라운드용의 패턴 처리가 용이한 효과가 있다.
더불어, 반도체 다이의 상면에 위치하는 봉지재의 두께를 매우 얇게 하거나 또는 반도체 다이의 상면을 봉지재 외측으로 노출시키는 것이 가능함으로써 반도체 다이의 방열 성능을 향상시킬 수 있는 효과가 있다.

Claims (5)

  1. 상면에 다수의 은도금 영역이 형성된 대략 판상의 방열판과;
    상기 방열판의 상면에 절연 테이프가 접착제로 접착되어 있고, 상기 절연 테이프의 상면에는 다수의 배선 패턴이 형성된 배선 테이프와;
    상기 배선 테이프의 중앙에 도전성 범프를 통하여 상기 배선 패턴과 전기적으로 접속된 반도체 다이와;
    상기 반도체 다이를 외부 환경으로부터 보호하기 위해, 상기 반도체 다이를 감싸는 봉지재와;
    상기 반도체 다이 외주연에 형성된 배선 패턴에 융착된 다수의 솔더볼을 포함하여 이루어진 반도체패키지.
  2. 제1항에 있어서, 상기 배선 테이프는 상기 방열판의 은도금 영역과 대응되는 영역에 일정 크기의 통공이 다수 형성되고, 상기 통공을 통하여 배선 테이프의 배선 패턴이 상기 은도금 영역에 본딩된 것을 특징으로 하는 반도체패키지.
  3. 제1항에 있어서, 상기 배선 테이프는 상기 방열판의 은도금 영역과 대응되는 영역에 일정 크기의 통공이 다수 형성되고, 상기 통공에는 도전체가 충진되어 상기 은도금 영역에 연결된 것을 특징으로 하는 반도체패키지.
  4. 제3항에 있어서, 상기 도전체가 충진된 배선 테이프의 통공 내측으로는 배선 패턴이 일정 길이 돌출된 것을 특징으로 하는 반도체패키지.
  5. 제1항에 있어서, 상기 반도체 다이의 외주연에 위치하는 배선 테이프에는 접착제를 통하여 일정 두께의 절연 테이프가 더 접착되고, 상기 접착제 및 절연 테이프에는 배선패턴 및 방열판의 은도금 영역과 대응되는 위치에 통공이 형성되어 도전체가 충진되며, 상기 도전체의 상면에는 솔더볼이 융착된 것을 특징으로 하는 반도체패키지.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100968819B1 (ko) * 2007-10-31 2010-07-08 기아자동차주식회사 차량용 선루프 스위치 어셈블리
CN114721188A (zh) * 2022-03-29 2022-07-08 颀中科技（苏州）有限公司 覆晶封装结构的形成方法、覆晶封装结构及显示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100280762B1 (ko) * 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
KR100206893B1 (ko) * 1996-03-11 1999-07-01 구본준 반도체 패키지 및 그 제조방법
JP3321006B2 (ja) * 1996-12-27 2002-09-03 株式会社三井ハイテック 半導体装置
US6020637A (en) * 1997-05-07 2000-02-01 Signetics Kp Co., Ltd. Ball grid array semiconductor package
JP2954112B2 (ja) * 1997-10-13 1999-09-27 九州日本電気株式会社 Ｂｇａ型半導体装置及びその製造方法
US6396136B2 (en) * 1998-12-31 2002-05-28 Texas Instruments Incorporated Ball grid package with multiple power/ground planes

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100968819B1 (ko) * 2007-10-31 2010-07-08 기아자동차주식회사 차량용 선루프 스위치 어셈블리
CN114721188A (zh) * 2022-03-29 2022-07-08 颀中科技（苏州）有限公司 覆晶封装结构的形成方法、覆晶封装结构及显示装置
CN114721188B (zh) * 2022-03-29 2024-05-17 颀中科技（苏州）有限公司 覆晶封装结构的形成方法、覆晶封装结构及显示装置

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