KR20030080987A - 적층형 반도체 패키지 및 그 제조방법 - Google Patents
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Abstract
본 발명은 에폭시 공정을 생략하고, 반도체 칩의 핀 모양을 변형시키며, 오토 로딩(Auto Loading)이 가능하도록 하여 작업효율을 향상시키고, 특정 핀간을 연결하는 보조연결수단을 반도체 칩의 핀 측면부에 부착시켜 적층함으로써 반도체 칩을 효율적으로 적층 시킬 수 있는 적층형 반도체 패키지 및 그 제조방법에 관한 것으로서,
회로기판 상에 실장되어 외부 회로에 연결되는 복수개의 핀들을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩의 상부에 적층되고 CS(Chip Selection) 핀을 제외한 모든 핀들이 상기 제1 반도체 칩의 핀 중의 하나에 각각 솔더링(soldering)에 의해 전기적으로 연결된 적어도 1개 이상의 제2 반도체 칩; 및 상기 제2 반도체 칩의 각각에 속한 CS 핀을 그 제2 반도체 칩에 속한 특정 NC(No Connection) 핀에 전기적으로 연결시키는 복수개의 연결기판들을 포함하여 구성되는 것을 특징으로 한다.
Description
본 발명은 적층형 반도체 패키지 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 다수의 반도체 칩을 적층하여 구성하되 해당 반도체 칩의 동작상태를 제어하는 핀의 배선에 변화를 주기 위하여 배선기능을 갖는 보조연결 수단을 반도체 칩의 핀의 측면에 추가시키는 반도체 칩의 적층 패키지 및 그 제조방법에 관한 것이다.
최근 반도체 장치는 고집적화, 메모리 용량의 증가, 신호 처리속도 및 소비 전력의 증가, 다기능화 및 고밀도 실장의 요구 등이 가속화되는 추세에 따라 반도체 패키지의 중요성이 점차적으로 증가되고 있다.
특히, 전자기기들의 경박단소화 추세에 따라 그의 핵심 소자인 반도체 패키지의 고밀도, 고실장화가 중요한 요인으로 대두되고 있으며, 또한 컴퓨터의 경우 기억 용량의 증가에 따른 대용량의 램(Random Access Memory ; RAM) 및 프레쉬 메모리(Flash Memory)와 같이 칩의 크기는 자연적으로 증대되지만 패키지는 상기의 요건에 따라 소형화되는 경향으로 연구되고 있다.
이에 따라 현재에는 단일의 반도체 패키지만을 사용하는 것이 아닌 다수의 반도체 패키지를 서로 적층하여 사용하는 적층형 반도체 패키지에 관한 연구와 개발이 주로 이루어지고 있는 실정이다.
이와 같은 적층형 반도체 패키지는 비록 다수의 반도체 패키지를 사용한다고는 하나 그 실장면적에서 봤을 때 다수의 반도체 패키지를 개별적으로 실장하는 것에 비해 상당한 이득을 볼 수 있고, 소형화 및 박형화를 추구하고 있는 현재의 추세로 보아서는 아주 적합한 형태에 근접하고 있다.
이러한 적층형 반도체 패키지는 동일한 형태의 반도체 패키지를 서로 적층하여 사용하거나 혹은 서로 다른 형태의 반도체 패키지를 서로 적층하여 사용할 수 있다.
도 1a 및 도 1b는 일반적인 적층형 반도체 패키지를 설명하기 위한 사시도 및 단면도이다.
이하의 설명에서는 메모리 용량을 늘리기 위하여 일반적으로 공지된 기술에 의하여 공지된 형상으로 생산된 2개의 256M SDRAM을 적층하여 512M의 용량을 갖도록 하는 경우를 예로 들어 설명하고자 한다.
상기 첨부도면 도 1a 및 도 1b를 참조하면, 적층할 위치를 맞춘 후 두 개의 반도체 칩(10A,10B)을 상부와 하부에 위치시키고, 헤더(header, 121∼127...,12)를 사용하여 각 반도체 칩(10A,10B)의 다수의 핀(11A,11B)을 연결함으로써 적층을 수행한다. 이때, 각각의 헤더(121∼127)는 각 반도체 칩(10A,10B)의 상하에 대향되는 핀(11A,11B)을 연결하는데, 경우에 따라서 상하 반도체 칩(10A,10B)의 핀(11A,11B)을 연결하지 않는 경우에는 참조번호 125의 헤더와 같이 두 반도체 칩(10A,10B)의 핀연결 부위를 끊고, 적층된 반도체 칩(10B)의 상부를 가로지르도록 하여 연결할수 도 있다.
이와 같은 기존의 적층형 반도체 패키지는 제조과정에서 공급된 각 반도체 칩(10A,10B)의 핀(11A,11B)을 모두 소정 길이로 잘라서 하부 방향으로 정확히 직선형태를 갖도록 하여야 하고, 다수의 헤더(header, 121∼127...,12)를 이용해야 하는 번거로움이 있어서 작업효율이 저하되는 문제점이 있었으며, 각 반도체 칩(10A,10B)의 핀 사이의 피치(Pitch)가 좁아짐에 따라 필요한 부분을 단락하거나 또는 다수의 각 핀에 대응시켜 헤더를 연결하는 공정이 어렵게 되는 문제점이 발생하였다.
이와 같은 문제점을 해소하기 위하여 도 2a 및 도 2b에 도시된 바와 같이 헤더를 사용하지 않는 적층형 반도체 패키지가 제안되었다.
첨부도면 도 2a 및 도 2b를 참조하면, 보조 연결용 PCB기판(52)의 상하에 접합시키는 제1 및 제2 반도체 칩(50A,50B)을 위치시켜 적층하되, 상기 제1 반도체 칩(50A), 보조 연결용 PCB기판(52), 제2 반도체 칩(50B)을 순차적으로 배치시키고, 연결해야 하는 소정의 핀들(01P,02P,03P,...)을 솔더링(soldering)에 의한 연결부(54)를 통해 연결시킨 층 구조로 되어 있다.
이때, 상기 제1 및 제2 반도체 칩(50A,50B)의 각 핀들을 정확히 연결하기 위해서는 상부에 위치하는 제2 반도체 칩(50B)의 핀들을 정확히 동일한 길이로 잘라내야 하는 공정이 필요하고, 상기 보조 연결용 PCB기판(52)에 밀착되기 위하여 각각의 핀들은 하부 방향으로 직선형태를 가져야 하기 때문에 작업공정이 까다롭게 되는 문제점이 발생한다.
한편, 종래 기술에 의한 적층형 반도체 패키지의 제조과정의 일부를 간략히 설명하고자 한다.
상기 제1 및 제2 반도체 칩(50A,50B)은 각 핀들의 기능이 정상적으로 발휘되도록 하기 위해서 특정 핀(50B의 36P)의 기능에 변화를 주게 되는데, 이러한 변화를 주기 위해 핀의 배선을 변화시킬 수 있는 상기 보조 연결용 PCB기판(52)을 상기 제2 반도체 칩(50B)의 바디(body; 501B) 하부와 제1 반도체 칩(50A)의 바디(501A) 상부 사이에 삽입한다. 이때, 상기 보조 연결용 PCB기판(52)에는 특정 핀(pin)간의 연결을 위하여 배선이 이루어져 있다.
상기와 같은 과정이 이루어진 후 각각의 핀들 사이에 전기적으로 잘 통하도록 솔더링(soldering)하여 연결부(54)를 형성함으로써 상기 제1 및 제2 반도체 칩(50A,50B)의 결합이 이루어진다.
상기에서 첨부도면 도 2b를 참조하면, 도시된 바와 같이 다수의 연결부(54)를 통해 제2 반도체 칩(50B)의 19번핀(19PB)이 36번핀(36PB)에 연결되기 때문에 패키지의 특정단자(36P)의 기능에 변화를 주게 된다.
그러나, 이와 같은 종래 기술의 적층형 반도체 패키지는 상하로 적층되는 제1 및 제2 반도체 칩(50A,50B)의 고정 및 상기 보조 연결용 PCB기판(52)의 고정을 위하여 에폭시로 접합을 한 후에 제1 및 제2 반도체 칩(50A,50B)의 리드(lead) 접합부 공간에 보조 연결용 PCB기판(52)을 삽입하여 솔더링(soldering)하는 구조로 되어 있기 때문에 완제품 가공 후에 에폭시 접합으로 인한 수리가 어렵게 되고, 리드(lead) 삽입 시 오토 로딩(Auto Loading)이 불가능하여 작업효율이 저하되는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 그 목적은 상부에 적층되는 반도체 칩의 핀들을 소정 길이로 잘라낸 다음에 포밍(forming) 공정을 수행하여 반도체 칩의 핀 모양을 변형시키고 솔더링을 하도록 함으로써 에폭시를 이용하여 적층하던 과정을 생략하여 공정을 단순화하고, 오토 로딩(Auto Loading)이 가능하도록 하여 작업효율을 향상시킬 수 있는 적층형 반도체 패키지 및 그 제조방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 리드(lead) 삽입을 외부로 하고 주사기 타입의 솔더페이스트(Solder Paste) 디스펜서(Dispenser) 장비를 이용하여 연결부를 이루는 솔더(solder) 상태도 외부로 하여 불량 검사가 용이하도록 함으로써 작업성을 향상시킬 수 있는 적층형 반도체 패키지 및 그 제조방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 특정 핀간을 연결하는 보조연결수단을 반도체 칩의 핀 측면부에 부착시켜 적층함으로써 반도체 칩을 효율적으로 적층 시킬 수 있는 적층형 반도체 패키지 및 그 제조방법을 제공하는데 있다.
상기의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 적층구조로 된 적어도 2개 이상의 반도체 칩들을 포함하는 적층형 반도체 패키지에 있어서, 회로기판 상에 실장되어 외부 회로에 연결되는 복수개의 핀들을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩의 상부에 적층되고 CS(Chip Selection) 핀을 제외한 모든 핀들이 상기 제1 반도체 칩의 핀 중의 하나에 각각 솔더링(soldering)에 의해 전기적으로 연결된 적어도 1개 이상의 제2 반도체 칩; 및 상기 제2 반도체 칩의 각각에 속한 CS 핀을 그 제2 반도체 칩에 속한 특정 NC(No Connection) 핀에 전기적으로 연결시키는 복수개의 연결기판들을 포함하여 구성되는 적층형 반도체 패키지를 제공한다.
한편, 상기의 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 적층구조로 된 적어도 2개 이상의 반도체 칩들을 포함하는 적층형 반도체 패키지의 제조방법에 있어서, 오토 로딩(Auto Loading)에 의해 제1 반도체 칩의 상부에 적층되는 제2 반도체 칩이 공급되면, 제2 반도체 칩의 핀들을 소정 길이로 잘라낸 후 핀에 압력을 가하여 상기 제1 반도체 칩의 핀에 밀착된 상태가 되도록 형태를 변형시키는 커팅(Cutting) 및 포밍(Forming) 공정; 및 상기 커팅(Cutting) 및 포밍(Forming) 공정이 이루어진 후 주사기 타입의 솔더페이스트(Solder Paste) 토출장비를 이용하여 제1 및 제2 반도체 칩의 핀들이 밀착되는 부분에 연결부를 제공하는 솔더페이스트(Solder Paste) 디스펜싱(Dispensing) 공정; 및 솔더페이스트(Solder Paste)를 디시펜싱(Dispensing)한 제1 반도체 칩 상부에 제2 반도체 칩을 적층하는 스태킹(Stacking) 공정; 및 스태킹(Stacking)된 제1 및 제2 반도체 칩의 핀들이 솔더링에 의한 연결부를 형성하여 전기적으로 연결하는 솔더링(Soldering) 공정;을 포함하여 이루어지는 적층형 반도체 패키지의 제조방법을 제공한다.
도 1a 및 도 1b는 일반적인 적층형 반도체 패키지를 설명하기 위한 사시도 및 단면도
도 2a 및 도 2b는 종래 기술에 의한 적층형 반도체 패키지의 구조를 나타내는 사시도 및 단면도
도 3a 및 도 3b는 본 발명의 일실시예에 따른 적층형 반도체 패키지의 구조를 나타내는 사시도 및 단면도
도 4는 본 발명의 일실시예에 따른 반도체 칩의 핀 배열 상태 및 연결부의 형상을 나타내는 도면
도 5a 및 도 5b는 본 발명의 또 다른 일실시예에 따른 적층형 반도체 패키지의 구조를 나타내는 사시도 및 단면도
도 6은 본 발명의 또 다른 일실시예에 따른 반도체 칩의 핀 배열 상태 및 연결부의 형상을 나타내는 도면
<도면 주요 부분에 대한 부호의 설명>
IC3 : 제1 반도체 칩 IC4 : 제2 반도체 칩
30A,30B : 바디 33 : 연결부
34 : 연결기판 34L : 연결선
40A,40B : 핀
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
이하에서의 본 발명은 2개의 반도체 칩이 적층된 상태를 바람직한 실시예로써 설명할 것이나, 본 발명의 기술적 사상은 이에 한정하거나 제한되지 않고 당업자에 의해 변형되어 다양하게 실시될 수 있음은 물론이다.
도 3a 및 도 3b는 본 발명에 의한 적층형 반도체 패키지의 구조를 나타내는 사시도 및 단면도이다.
상기 첨부도면 도 3a 및 도 3b를 참조하면, 제1 반도체 칩(IC3)의 상부에 제2 반도체 칩(IC4)이 위치하고, 상기 제1 반도체 칩(IC3) 및 제2 반도체 칩(IC4)의 각각의 핀(40A,40B)이 솔더링에 의한 연결부(33)에 의해 연결되어 적층된다. 이때, 상기 제2 반도체 칩(IC4)의 바디(30B)에 형성된 다수의 핀(40B)들의 측면에 특정한 핀을 서로 연결하는 연결기판(34)이 부착된다.
상기와 같이 형성된 적층형 반도체 패키지의 제1 반도체 칩(IC3)의 다수의 핀들이 외부회로나 기판에 연결된다.
도 4는 상기 제1 및 제2 반도체 칩(IC3, IC4)의 핀 배열을 설명하기 위한 도면이다. 상기 예로써 도시된 제1 및 제2 반도체 칩(IC3, IC4)은 TSOP형 256M SDRAM(256-Mega Synchronous Dynamic Random Access Memory)이다.
상기 첨부도면 도 4에 도시된 바와 같이, DRAM의 54개 핀은 크게 13개의 어드레스 핀(A0~A13), 4개의 데이터 핀(DQ0~DQ3), 반도체 칩 내부의 다이(die) 즉, 반도체 칩의 내부동작회로와 연결되지 않은 14개의 NC(No Connection) 핀, 그리고 반도체 칩의 동작을 제어하기 위한 다수의 제어신호 핀들로 구성되어 있다.
이때, 각 반도체 칩(IC3, IC4)의 19번 핀은 CS(Chip Selection) 기능을 수행한다. 도 4에서 제2 반도체 칩(IC4)의 19번 핀(/CS)과 15번 핀(NC)은 연결기판(34)에 내장된 연결선(34L)을 통해 전기적으로 연결되어 있다. 상기에서 CS(Chip Selection) 기능은 해당 반도체 칩을 동작 가능상태로 설정해 줌으로, 이 CS 핀에 신호가 인가되어야 해당 반도체 칩이 동작 가능상태로 된다. 그리고, 각 반도체 칩(IC3, IC4)에서 NC(No Connection) 핀은 상술한 바와 같이 반도체 칩 내부의 다이와 연결되지 않은 핀으로써, 반도체 칩의 동작에는 아무런 영향이 없게 된다.
상기와 같은 연결이 이루어지면 상기 제2 반도체 칩(IC4)에서는 19번 핀(/CS)에 연결되어 있는 15번 핀(NC)이 CS의 기능을 수행하게 된다. 그리고, 상기 제2 반도체 칩(IC4)의 19번 핀을 그 길이를 짧게 잘라주어 적층 과정에서 하부에 위치한 상기 제1 반도체 칩(IC3)의 19번 핀과의 사이를 차단상태로 해 주기 때문에, 결국 외부회로나 기판에 연결하기 위한 제1 반도체 칩(IC3)의 15번 핀이 상기 제2 반도체 칩(IC4)의 동작을 위한 CS 신호의 입력단자 역할을 수행하게 된다.
상기에서 설명한 2개의 반도체 칩을 적층하는 실시 예와 달리 다수의 반도체 칩을 적층하는 경우에는, 제1 반도체 칩(IC3)의 상부에 적층되는 다수의 각 반도체 칩에서 연결기판(34)의 내장 연결선(34L)이 19번의 CS 핀과 다수의 NC 단자를 번갈아 연결하도록 준비하고, 이러한 반도체 칩들을 적층된 반도체 칩의 상부에 연속적으로 적층함으로써 다수의 반도체 칩을 적층할 수 있다.
상기와 같은 본 발명의 일실시예에 따른 적층형 반도체 패키지의 제조과정을 간략하게 설명하면, 먼저, 오토 로딩(Auto Loading)에 의해 제2반도체 칩(IC4)이공급되면 상부에 적층되는 제2 반도체 칩(IC4)의 핀(40B)들을 소정 길이로 잘라낸 후 도 3b에 도시된 바와 같이 제2 반도체 칩(IC4)의 핀(40B)에 측면으로부터 압력을 가하여 처음에는 제1 반도체 칩의 핀(40A)들과 동일한 형태의 핀들이 제2 반도체 칩의 핀(40B)들의 형태가 되면서 상기 제1 반도체 칩(IC3)의 핀(40A)에 제2 반도체 칩(IC4)의 핀(40B)이 밀착된 상태가 되도록 형태를 변형시키는 커팅(Cutting) 및 포밍(Forming)공정을 수행한다.
그후, 주사기 타입의 솔더페이스트(Solder Paste) 토출장비를 이용하여 제1 및 제2 반도체 칩(IC3, IC4)의 핀(40A, 40B)들이 밀착되는 부분에 연결부를 제공하는 솔더페이스트(Solder Paste) 디스펜싱(Dispensing) 공정을 수행한다.
그후, 제1 반도체 칩(IC3) 상부에 제2 반도체 칩(IC4)을 적층하는 스태킹(Stacking) 공정을 수행한다.
그후, 스태킹(Stacking)한 제1 및 제2 반도체 칩(IC3, IC4)의 핀(40A, 40B)들이 솔더링에 의한 연결부를 형성하여 전기적으로 연결하는 솔더링(Soldering) 공정을 수행한다.
그후, 도 4에 도시된 바와 같이 연결기판(34)을 측면에 결합시켜 상기 제2 반도체 칩(IC4)의 각각에 속한 CS(Chip Selection) 핀을 그 제2 반도체 칩(IC4)에 속한 특정 NC(No Connection) 핀에 전기적으로 연결시키는 기판 공정을 수행하고, 상기 연결기판(34)이 상기 제2 반도체 칩(IC4)에 견고하게 결합되도록 하기 위하여 특정의 핀과 연결기판의 사이를 솔더링하는 2차 솔더링 공정을 수행하게 된다.
본 발명의 또 다른 일실시예에 따른 적층형 반도체 패키지의 구조 및 제조공정을 도 5a 내지 도 6 을 참조하여 설명하면 다음과 같다.
도 5a 및 도 5b는 본 발명의 또 다른 일실시예에 따른 적층형 반도체 패키지의 구조를 나타내는 사시도 및 단면도이고, 도 6은 본 발명의 또 다른 일실시예에 따른 반도체 칩의 핀 배열 상태 및 연결부의 형상을 나타내는 도면이다.
본 발명의 또 다른 일실시예에 따른 적층형 반도체 패키지의 전체적인 구조는 본 발명의 일실시예에 따른 적층형 반도체 패키지의 전체적인 구조와 마찬가지로, 제1 반도체 칩(IC3)의 상부에 제2 반도체 칩(IC4)이 위치하고, 상기 제1 반도체 칩(IC3) 및 제2 반도체 칩(IC4)의 각각의 핀(40A,40B)이 솔더링에 의한 연결부(33)에 의해 연결되어 적층된다. 이때, 상기 제2 반도체 칩(IC4)의 바디(30B)에 형성된 다수의 핀(40B)들의 상부면에 특정한 핀을 서로 연결하는 연결기판(35)이 부착된다.
즉, 상기 연결기판(35)은 상기 제2 반도체 칩(IC4)의 다수의 핀(40B)의 상부면에 위치하여, 제2 반도체 칩(IC4)의 다수의 핀(40B) 중 19번 핀(CS)과 15번 핀(NC)을 내장되어 있는 연결선(35L)을 통해 전기적으로 연결할 수 있도록 구성되어 있다. 그 외 각 반도체 칩(IC3, IC4)의 사양, 각 핀들의 기능 및 구조는 상술한 본 발명의 일실시예에 따른 적층형 반도체 패키지의 구조와 동일한 바, 설명을 생략한다. 상기 연결기판(35)이 상기 다수의 핀(40B)의 상부면에서 부착되도록 함으로써, 본 발명의 일실시예에 따른 연결기판(34)이 상기 다수의 핀(40B)의 측면에 부착되도록 하는 경우보다 간단하게 적층형 반도체 패키지를 제조할 수 있게 된다.
상기와 같은 본 발명의 또 다른 일실시예에 따른 적층형 반도체 패키지의 제조과정을 간략하게 설명하면 다음과 같다.
우선, 커팅(Cutting) 및 포밍(Forming)공정, 솔더페이스트(Solder Paste) 디스펜싱(Dispensing) 공정, 스태킹(Stacking) 공정, 솔더링(Soldering) 공정은 상술한 본 발명의 일실시예에 따른 적층형 반도체 패키지의 제조과정 중의 그것들과 동일하므로 이하 설명을 생략한다.
상기 솔더링 공정 이후, 상기 제2 반도체 칩(IC4)의 각각에 속한 CS(Chip Selection) 핀을 그 제2 반도체 칩(IC4)에 속한 특정 NC(No Connection) 핀에 전기적으로 연결시키기 위하여 연결기판(35)을 상기 제2 반도체 칩(IC4)의 다수의 핀(40B)의 상부면에 위치시킨 후, 가열로를 통과시킴으로써 상기 연결기판(35)을 상기 제2 반도체 칩(IC4)에 부착시키는 기판 공정을 수행하게 된다.
이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 청구항에서 정의되는 본 발명의 취지와 범위에 포함된다.
이상에서 살펴본 바와 같이, 본 발명의 적층형 반도체 패키지 및 그 제조방법을 적용하면 에폭시 공정이 필요없게 되기 때문에 작업효율을 향상시킬 수 있으며, 리드(lead) 삽입을 외부로 하고 내부 솔더(solder) 상태도 외부로 하여 검사가 용이하도록 함으로써 작업성을 향상시킬 수 있는 효과가 있다.
또한, 특정 핀간을 연결하는 보조연결수단 즉, 연결기판을 반도체 칩의 핀 측면부에 부착시켜 적층함으로써 반도체 칩을 효율적으로 적층시킬 수 있는 효과가있다.
Claims (7)
- 적층구조로 된 적어도 2개 이상의 반도체 칩들을 포함하는 적층형 반도체 패키지에 있어서,회로기판 상에 실장되어 외부 회로에 연결되는 복수개의 핀들을 포함하는 제1 반도체 칩;상기 제1 반도체 칩의 상부에 적층되고 CS(Chip Selection) 핀을 제외한 모든 핀들이 상기 제1 반도체 칩의 핀 중의 하나에 각각 솔더링(soldering)에 의해 전기적으로 연결된 적어도 1개 이상의 제2 반도체 칩; 및상기 제2 반도체 칩의 각각에 속한 CS 핀을 그 제2 반도체 칩에 속한 특정 NC(No Connection) 핀에 전기적으로 연결시키는 복수개의 연결기판들을 포함하여 구성되는 것을 특징으로 하는 적층형 반도체 패키지.
- 제 1 항에 있어서,상기 복수개의 연결기판들은, 상기 복수개의 제2 반도체 칩 중의 어느 하나에 속한 CS 핀에 연결되는 NC 핀이 상기 복수개 제2 반도체 칩 중의 다른 하나에 속한 CS 핀에 연결되는 NC 핀과는 다르게 되도록 상기 복수개 제2 반도체 칩들의 각각에 속한 CS 핀 및 NC 핀을 연결시키는 것을 특징으로 하는 적층형 반도체 패키지.
- 제 1 항에 있어서,상기 복수개의 연결기판들은 상기 복수개 제2 반도체 칩들의 각 바디(body)의 측면 즉, 상기 복수개 제2 반도체 칩들의 각각에 속한 다수 핀들의 측면에 각각 부착되는 것을 특징으로 하는 적층형 반도체 패키지.
- 제 1 항에 있어서,상기 복수개의 연결기판들은 상기 복수개 제2 반도체 칩들의 각 바디(body)의 상부면 즉, 상기 복수개 제2 반도체 칩들의 각각에 속한 다수 핀들의 상부면에 각각 부착되는 것을 특징으로 하는 적층형 반도체 패키지.
- 적층구조로 된 적어도 2개 이상의 반도체 칩들을 포함하는 적층형 반도체 패키지의 제조방법에 있어서,오토 로딩(Auto Loading)에 의해 제1 반도체 칩의 상부에 적층되는 제2 반도체 칩이 공급되면, 제2 반도체 칩의 핀들을 소정 길이로 잘라낸 후 핀에 압력을 가하여 상기 제1 반도체 칩의 핀에 밀착된 상태가 되도록 형태를 변형시키는 커팅(Cutting) 및 포밍(Forming) 공정; 및 상기 커팅(Cutting) 및 포밍(Forming) 공정이 이루어진 후 주사기 타입의 솔더페이스트(Solder Paste) 토출장비를 이용하여 제1 및 제2 반도체 칩의 핀들이 밀착되는 부분에 연결부를 제공하는 솔더페이스트(Solder Paste) 디스펜싱(Dispensing) 공정; 및 솔더페이스트(Solder Paste)를디시펜싱(Dispensing)한 제1 반도체 칩 상부에 제2 반도체 칩을 적층하는 스태킹(Stacking) 공정; 및 스태킹(Stacking)된 제1 및 제2 반도체 칩의 핀들이 솔더링에 의한 연결부를 형성하여 전기적으로 연결하는 솔더링(Soldering) 공정;을 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
- 제 5 항에 있어서,상기 솔더링 공정이 이루어진 후 상기 제2 반도체 칩의 각각에 속한 CS(Chip Selection) 핀을 그 제2 반도체 칩에 속한 특정 NC(No Connection) 핀에 전기적으로 연결시키는 연결기판을 핀들의 측면에 결합시키는 기판 공정; 및상기 기판 공정이 이루어진 후 연결기판이 상기 제2 반도체 칩에 견고하게 결합되도록 하기 위하여 특정의 핀과 연결기판의 사이를 솔더링하는 2차 솔더링 공정;을 더 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
- 제 5 항에 있어서,상기 솔더링 공정 이후에, 상기 제2 반도체 칩(IC4)의 각각에 속한 CS(Chip Selection) 핀을 그 제2 반도체 칩(IC4)에 속한 특정 NC(No Connection) 핀에 전기적으로 연결시키기 위하여 연결기판(35)을 상기 제2 반도체 칩(IC4)의 다수의 핀(40B)의 상부면에 위치시킨 후, 가열로를 통과시킴으로써 상기 연결기판(35)을 상기 제2 반도체 칩(IC4)에 부착시키는 기판 공정; 을 더 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
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