KR20030073404A - 캐패시터를 갖는 반도체 장치 및 그 제조방법 - Google Patents

캐패시터를 갖는 반도체 장치 및 그 제조방법 Download PDF

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Abstract

반도체 장치 및 그 제조방법을 제공한다. 이 장치는 반도체 기판 상에 형성된 복수개의 실린더형 스토리지 노드들을 포함한다. 스토리지 노드들의 각각은 하부면으로 형성된 하부 스토리지 노드와 측벽으로 형성된 측벽 스토리지 노드로 구성된다. 스토리지 노드들의 각각은 그 것의 상부직경이 그 것의 하부직경보다 좁도록 경사진 프로파일을 갖는 것을 특징으로 한다.
그 결과, 스토리지 노드의 상부 측벽과 이웃하는 스토리지 노드의 상부 측벽 사이의 폭이 커지게 되어 스토리지 노드가 기울어져 발생하던 브리지(bridge)를 방지 할 수 있다.

Description

캐패시터를 갖는 반도체 장치 및 그 제조방법{Semiconductor device having capacitors and method of fabricating the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 캐패시터를 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 셀의 크기가 감소하여 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워 지고 있다. 특히 한개의 모스 트랜지스터와한개의 캐패시터로 형성되는 디램장치(DRAM device) 경우는 캐패시터의 정전용량이 중요한 문제로 대두 되고 있다.
캐패시터의 정전용량을 증가시키기 위한 방법으로 현재 널리 사용되고 있는 것은 캐패시터의 면적을 넓히는 방법이다. 하지만 반도체 장치의 고집적화로 평면적인 면적이 감소함에 따라, 캐패시터의 면적을 넓히기 위해 큰 높이의 하부전극을 갖는 캐패시터를 제조하는 방법이 현재 사용되고 있다.
도 1은 종래의 실린더형 캐패시터의 스토리지 노드를 갖는 반도체 장치를 설명하기 위한 단면도이다.
반도체 기판(1) 상에 층간절연막(2)이 적층된다. 상기 반도체 기판(1)의 소정영역은 상기 층간절연막(2)을 관통하는 매립 콘텍플러그(3)들과 접촉한다. 상기 층간절연막(2) 상에 식각저지막(4)이 위치한다. 상기 매립 콘텍플러그(3)들 상부면과 접촉하는 스토리지 노드(5)들이 위치한다. 상기 스토리지 노드(5)들은 정전용량을 증가시키기 위해 높이를 크게하여 면적을 증가시킨다. 이때 큰 높이로 기인하여 상기 스토리지 노드(5)들이 기울어진다. 그 결과, 상기 스토리지 노드(5)들의 상부측벽과 이웃하는 스토리지 노드(5)들의 상부측벽이 접촉하여 브리지(6)를 발생시킬 수 있다. 상기 브리지(6)는 상기 스토리지 노드들의 높이가 증가 할수록, 상기 스토리지 노드들의 상부 측벽과 이웃하는 스토리지 노드들의 상부 측벽 사이의 폭이 작아 질수록 발생될 확률이 높아진다.
본 발명이 이루고자 하는 기술적 과제는 큰 높이의 실린더형 스토리지 노드들이 기울어져 발생하는 브리지(bridge)를 방지하는 반도체 장치 및 그 제조방법을 제공하는 데 있다.
도 1은 종래의 실린더형 캐패시터의 스토리지 노드를 갖는 반도체 장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 실린더형 캐패시터의 스토리지 노드를 갖는 반도체 장치를 설명하기 위한 평면도이다.
도 3은 도 2의 I-I'을 따라 취해진 반도체 장치를 설명하기 위한 단면도이다.
도 4 내지 도 10는 도 2의 I-I'을 따라 취해진 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
상술한 기술적 과제를 달성하기 위한 반도체 장치 및 그 제조방법을 제공한다. 본 발명에 의한 반도체 장치는 반도체 기판 상에 형성된 복수개의 실린더형 스토리지 노드들을 포함한다. 상기 스토리지 노드의 각각은 하부면으로 형성된 하부 스토리지 노드와 측벽으로 형성된 측벽 스토리지 노드로 구성된다. 상기 스토리지 노드들의 각각은 상부 직경이 하부직경보다 좁도록 경사진 프로파일을 갖는다.
그 결과, 상기 스토리지 노드의 상부 측벽과 이웃하는 스토리지 노드의 상부 측벽 사이의 폭이 커지게 되어 상기 스토리지 노드들이 기울어져 발생하던 브리지(bridge)를 방지 할 수 있다.
본 발명에 따른 반도체 장치의 제조방법은 반도체 기판 상에 층간절연막, 식각저지막, 하부도전막, 몰드절연막 및 캐핑막을 차례로 형성한다. 상기 캐핑막은 상기 식각저지막, 하부도전막 및 몰드절연막에 식각선택비를 갖는 물질막으로 형성한다. 상기 캐핑막 및 몰드절연막을 연속적으로 식각하여 캐핑막 패턴들 및 예비 몰드패턴들을 형성한다. 이때, 상기 예비 몰드 패턴들은 상부면의 폭이 하부면의 폭보다 작다. 상기 예비 몰드패턴들을 습식식각하여 몰드패턴들을 형성하고, 상기 몰드패턴들을 갖는 반도체 기판 전면에 측벽도전막을 형성한다. 상기 캐핑막은 상기 측벽도전막에 대하여도 식각선택비를 가진다. 상기 측벽도전막 및 상기 몰드패턴들 사이에 노출된 하부도전막을 상기 식각저지막 및 캐핑막 패턴이 노출될때까지이방성 식각하여 상부 측벽에 돌출부를 갖는 예비 스토리지 노드들을 형성한다. 상기 캐핑막 패턴 및 돌출부를 식각하여 스토리지 노드를 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 2는 본 발명의 실시예에 따른 캐패시터의 스토리지 노드를 갖는 반도체 장치를 설명하기 위한 평면도이고, 도 3은 도 2의 I-I'을 따라 취해진 반도체 장치를 설명하기 위한 단면도이다.
도 2 및 도 3을 참조하면, 반도체 기판 상에 복수개의 실린더형 스토리지 노드(130a)들이 위치한다. 상기 스토리지 노드(130a)들의 각각은 하부면으로 형성된 하부 스토리지 노드(107a)와 측벽으로 형성된 측벽 스토리지 노드(110b)로 구성된다. 상기 스토리지 노드(130a)들은 내부 측벽과 외부 측벽 모두를 캐패시터의 면적으로 사용한다. 상기 스토리지 노드(130a)들은 도시한 사각형 이외에 다른 형태로 형성 될 수 있다.
반도체 기판(101) 상에 차례로 적층된 층간절연막(104) 및 식각저지막(105)이 위치하고, 상기 식각저지막 상에 스토리지 노드(130)들이 배치된다. 상기 스토리지 노드(130)들의 각각은 상기 식각저지막 상에 위치한 하부 스토리지 노드(107a) 및 상기 하부 스토리지 노드(107a) 가장자리에 위치한 측벽 스토리지 노드(110b)로 구성된다. 상기 하부 스토리지 노드(107a)들은 상기 식각저지막(105) 및 상기 층간절연막(104)을 관통하여 상기 반도체 기판(101)의 소정영역을 노출시키는 콘텍홀(106)들을 채워서 상기 반도체 기판(101)의 소정영역과 접촉한다. 상기 스토리지 노드(130)들의 각각은 상부직경이 하부직경보다 좁도록 경사진 프로파일을 갖는다. 이로 인하여, 상기 스토리지 노드(130)들의 상부 측벽과 이웃하는 스토리지 노드들의 상부 측벽 사이의 폭이 커지게 되고, 또한, 종래에 비해 무게 중심이 하부에 위치하여 안정된 상태를 유지하게 된다. 그 결과, 상기 스토리지 노드들이 기울어져 발생하던 브리지(bridge)를 방지 할 수 있다.
도 4 내지 도 10은 도 2의 I-I'을 따라 취해진 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 4을 참조하면, 반도체 기판(101)에 활성영역을 한정하는 소자분리막(102)을 형성하고, 상기 활성영역 표면에 불순물 이온들을 주입하여 불순물 확산층(103)을 형성한다. 상기 불순물 확산층(103)을 갖는 반도체 기판 전면에 층간절연막(104) 및 식각저지막(105)을 차례로 형성시킨다. 상기 층간절연막(104)은 일반적 층간절연막으로 사용하는 산화막, 예컨대, CVD 실리콘 산화막으로 형성하는 것이 바람직하며, 상기 식각저지막(105)은 상기 층간절연막(104)과 식각 선택비를 가지는 물질막, 예컨대, 실리콘 질화막으로 형성하는 것이 바람직하다. 상기식각저지막(105) 및 상기 층간절연막(104)을 연속적으로 패터닝 하여 상기 불순물 확산층(103)의 소정영역을 노출시키는 콘텍홀(106)들을 형성한다. 상기 콘텍홀(106)들 내부를 채우는 하부도전막(107)을 반도체 기판 전면에 형성하고, 상기 하부 도전막(107) 상에 몰드절연막(108) 및 캐핑막(109)을 차례로 형성한다. 상기 하부도전막(107)은 상기 콘텍홀(106)을 통하여 상기 불순물 확산층(103)의 소정영역과 접촉하여 전기적으로 도통된다. 상기 하부도전막(107)은 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 몰드절연막은 일반적 층간절연막으로 사용하는 산화막으로 형성한다. 예를 들면, CVD 실리콘 산화막으로 형성하는 것이 바람직하다. 상기 캐핑막은 상기 식각저지막, 상기 하부도전막 및 상기 몰드절연막에 대하여 식각선택비를 갖는 물질막으로 형성한다. 예를 들면, 티타늄질화막(TiN) 또는 탄탈늄질화막(TaN)으로 형성하는 것이 바람직하다.
도 5를 참조하면, 상기 캐핑막(109) 및 상기 몰드절연막(108)을 연속적으로 패터닝하여 상기 콘텍홀(106) 상측에 위치하는 캐핑막 패턴(109a) 및 예비 몰드패턴(108a)들을 형성한다. 이때 상기 예비 몰드패턴(108a)들의 상부면 폭은 하부면 폭 보다 좁게 형성한다. 즉, 상기 예비 몰드패턴(108a)들의 측벽이 경사지게 형성한다. 상기 예비 몰드패턴(108a)들 사이의 하부도전막(103)은 노출된다.
도 6를 참조하면, 상기 예비 몰드패턴(108a)들을 등방성 식각인 습식식각하여 몰드패턴(108b)들을 형성한다. 이때 상기 캐핑막 패턴(109a)들은 상기 예비 몰드패턴(108a)들과 식각선택비를 가짐으로 식각되지 않는다. 상기 몰드패턴(108b)들의 하부면 폭이 상기 캐핑막 패턴(109b)의 폭과 같거나 적게 하되, 상기콘텍홀(106)의 폭보다 크게 형성한다. 즉, 상기 몰드패턴(108b)들의 경사진 측벽을 상기 캐핑막 패턴(109b)에 의해 가려지게 한다. 이로 인하여, 상기 몰드패턴(108b)들의 상부면 폭은 상기 캐핑막 패턴(109a)의 폭보다 작게 된다.
도 7을 참조하면, 상기 몰드패턴(108b)를 갖는 반도체 기판 전면에 콘포말한 측벽도전막(110)을 형성한다. 상기 측벽도전막(110)은 상기 캐핑막 패턴(109a)과 식각선택비를 갖는 도전막, 예컨데, 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 측벽도전막(110)은 상기 몰드패턴(108b)들 사이의 노출된 하부도전막(107)과 접촉한다.
도 8을 참조하면, 상기 측벽도전막(110) 및 상기 하부도전막(107)을 상기 식각저지막(105) 및 상기 캐핑막 패턴(109a)이 노출될때까지 이방성 식각하여 하부 스토리지 노드(107a)과 예비 측벽 스토리지 노드(110a)로 구성되는 예비 스토리지 노드(130)들을 형성한다. 이때, 상기 몰드패턴(108b)들의 측벽에 형성된 측벽도전막(110)은 상기 캐핑막 패턴(109a)들 및 상기 캐핑막 패턴(109a)을 감싸는 측벽도전막(110)에 의해 보호된다. 상기 예비 측벽 스토리지 노드(110a)의 상부 측벽에는 상기 캐핑막 패턴(109a)들의 아랫면에 형성된 상기 측벽도전막(110)의 일부가 남아 돌출부(k)가 형성된다.
도 9를 참조하면, 전면적인 이방성 식각을 통해 상기 캐핑막 패턴(109a)들을 제거한다. 이때, 상기 캐핑막 패턴(109a)들은 상기 노출된 식각저지막(105)에 대해 식각선택비를 가짐으로 캐핑막 패턴(109a)들만 제거된다. 이 후, 상기 돌출부(k)를 일정시간 이방성 식각으로 제거하여 스토리지 노드(130a)들을 형성한다. 이때 상기몰드패턴(108b)들의 측벽에 형성된 측벽 스토리지 노드(110a)는 상기 돌출부(k)가 제거되는 동안 상기 돌출부에 의해 보호된다. 각 상기 스토리지 노드(130a)들은 측벽 스토리지 노드(110b)와 상기 하부 스토리지 노드(107a)로 구성된다.
상기 몰드패턴들의 경사진 측벽에 기인하여, 상기 스토리지 노드(130)들은 상부직경이 하부직경 보다 좁게 형성되어 경사진 프로 파일을 가지게 된다. 즉, 상기 각 스토리지 노드(130)들의 상부 측벽과 이웃하는 스토리지 노드(130)들의 상부 측벽 사이의 폭이 커지게 된다. 이로 인하여, 상기 스토리지 노드(130)들이 기울어짐으로 인한 상기 각 스토리지 노드(130)들의 상부 측벽이 이웃하는 스토리지 노드(130)들의 상부 측벽과 접촉되어 브리지(bridge)가 발생하던 것을 방지할 수 있다.
상기 스토리지 노드(130a) 내부에 있던 상기 몰드패턴들을 등방성 식각인 습식식각으로 제거한다. 이때, 상기 식각저지막(105)으로 인해, 상기 층간절연막(104)의 식각을 방지 할 수 있다.
도 10을 참조하면, 상기 스토리지 노드(130)들의 표면에 콘포말하게 유전막(115)을 형성한 후, 상기 유전막 상에 플레이트 노드(120)를 형성하여 상기 스토리지 노드(130), 유전막(115) 및 플레이트 노드(120)로 구성된 캐패시터를 형성한다.
본 발명에 따르면, 큰 높이를 갖는 실린더형의 스토리지 노드들의 상부 측벽 사이의 폭이 하부 측벽 사이의 폭보다 작게 형성시킨다. 즉, 상기 스토리지 노드들의 상부 측벽과 이웃하는 스토리지 노드들의 상부 측벽 사이의 폭을 크게 한다. 이로 인하여, 상기 스토리지 노드들이 기울짐으로 인한 상기 스토리지 노드들의 상부 측벽과 이웃하는 스토리지 노드들의 상부 측벽이 접촉해서 발생하던 브리지(bridge)를 방지 할 수 있다.

Claims (17)

  1. 반도체 기판;
    상기 반도체 기판의 소정영역 상에 형성된 하부 스토리지 노드; 및
    상기 하부 스토리지 노드의 가장자리와 접촉하고 상기 하부 스토리지 노드의 상부를 향하여 연장된 실린더형 측벽 스토리지 노드를 포함하되, 상기 하부 스토리지 노드 및 상기 측벽 스토리지 노드는 스토리지 노드를 구성하고, 상기 측벽 스토리지 노드는 그 것의 상부 직경이 그 것의 하부직경보다 좁도록 경사진 프로파일을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 기판 및 상기 하부 스토리지 노드 사이에 개재된 층간절연막을 더 포함하되, 상기 하부 스토리지 노드는 상기 층간절연막의 소정영역을 관통하도록 연장되어 상기 반도체 기판과 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 층간절연막은 CVD 실리콘 산화막 인것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 층간절연막의 상부면과 접촉하는 식각저지막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 식각저지막은 실리콘 질화막인 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 하부 스토리지 노드는 도핑된 폴리실리콘막인 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 측벽 스토리지 노드는 도핑된 폴리실리콘막인 것을 특징으로 하는 반도체 장치.
  8. 반도체 기판 상에 층간절연막, 식각저지막, 하부도전막, 몰드절연막 및 캐핑막을 차례로 형성하되, 상기 캐핑막은 상기 식각저지막, 하부도전막 및 몰드절연막에 대하여 식각선택비를 갖는 물질막으로 형성하는 단계;
    상기 캐핑막 및 몰드절연막을 연속적으로 패터닝하여 상기 하부 도전막의 소정영역을 노출시키는 예비 몰드패턴들 및 캐핑막 패턴들을 형성하되, 상기 예비 몰드패턴들은 상부면 폭이 하부면 폭 보다 작게 형성하는 단계;
    상기 예비 몰드패턴들을 등방성 식각하여 몰드패턴들을 형성하는 단계;
    상기 몰드패턴들을 갖는 반도체 기판 전면에 측벽도전막을 형성하되, 상기 측벽도전막은 상기 캐핑막과 식각선택비를 갖는 물질막으로 형성하는 단계;
    상기 측벽도전막 및 하부도전막을 상기 식각저지막 및 상기 캐핑막 패턴이 노출될때까지 이방성 식각하여 상부 측벽에 돌출부를 갖는 예비 스토리지 노드들을 형성하는 단계; 및
    상기 캐핑막 패턴 및 상기 돌출부를 제거하여 스토리지 노드를 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 하부 도전막을 형성하기 전에,
    상기 식각저지막 및 상기 층간절연막을 연속적으로 패터닝하여 상기 반도체 기판의 소정영역을 노출시키는 콘텍홀을 형성하는 단계를 더 포함하되, 상기 하부도전막은 상기 콘텍홀을 채우는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 8 항에 있어서,
    상기 층간절연막을 형성하기 전에,
    반도체 기판에 소자 분리막을 형성하여 활성영역을 한정하는 단계; 및
    상기 활성영역에 불순물 이온을 주입하여 불순물 확산층을 형성하는 단계를 더 포함하되, 상기 콘텍홀은 상기 불순물 확산층의 소정영역을 노출시키는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 8 항에 있어서,
    상기 하부도전막은 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 8 항에 있어서,
    상기 식각저지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 8 항에 있어서,
    상기 캐핑막은 티타늄질화막 또는 탄탈늄질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 8 항에 있어서,
    상기 측벽도전막은 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제 8 항에 있어서,
    상기 스토리지 노드는 측벽 스토리지 노드와 하부 스토리지 노드로 구성되는것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 8 항에 있어서,
    상기 스토리지 노드를 형성한 후에,
    상기 몰드패턴을 제거하는 단계;
    상기 스토리지 노드 표면에 콘포말하게 유전막을 형성하는 단계; 및
    상기 유전막 상에 플레이트 노드를 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  17. 제 8 항에 있어서,
    상기 층간절연막 및 몰드절연막은 CVD 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
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