KR20030066994A - 다층 리드프레임 및 이를 이용한 칩 사이즈 패키지 - Google Patents

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Abstract

본 발명은 I/O 접점 수의 한계를 극복할 수 있는 다층 리드프레임(Multi-layer Lead Frame)을 이용한 반도체 패키지를 개시하며, 개시된 본 발명의 패키지는, 다이패들(die paddle) 및 수 개의 리드를 갖는 하층 리드프레임과 수 개의 리드를 갖는 상층 리드프레임이 상기 상층 리드프레임의 각 리드가 상기 하층 리드프레임의 리드들 사이에 각각 배치되도록 열경화 테이프의 개재하에 접착되어 구성된 다층 리드프레임과, 상기 하층 리드프레임의 다이패들 상에 본딩 에폭시에 의해 부착되며 상부면 가장자리에 본딩패드가 배열된 반도체 칩과, 상기 반도체 칩의 각 본딩패드와 하단 및 상층 리드프레임의 각 리드간을 전기적으로 각각 연결시키는 수 개의 골드와이어와, 상기 하단 및 상층 리드프레임의 각 리드 하부면을 노출시키도록 상기 반도체 칩 및 골드와이어들과 상기 하단 및 상층 리드프레임의 상면 및 측면을 밀봉하는 봉지제를 포함한다.

Description

다층 리드프레임 및 이를 이용한 칩 사이즈 패키지{MULTI-LAYER LEAD FRAME AND CHIP SIZE PACKAGE USING THE SAME}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, I/O 접점수의 한계를 극복할 수 있는 다층 리드프레임(Multi-layer Lead Frame)을 이용한 칩 사이즈 패키지에 관한 것이다.
패키지의 전체 크기에 대해 반도체 칩의 크기가 80% 이상이 되는 칩 사이즈 패키지(Chip Size Package)는 경박단소의 잇점 때문에 여러가지 형태로 개발되어 왔다. 이러한 칩 사이즈 패키지는 반도체 칩 및 이에 와이어 본딩된 리드프레임의 인너리드가 EMC(Epoxy Molding Compound)로 봉지된 전형적인 반도체 패키지와 비교해서 한정된 크기의 기판에 보다 많은 수를 실장할 수 있으며, 그래서, 소형이면서도 고용량을 갖는 전기/전자 제품을 구현할 수 있다.
상기 칩 사이즈 패키지의 전형적인 예가 도 1에 도시되어 있는 바, 이를 설명하면 다음과 같다.
도시된 바와 같이, 종래의 칩 사이즈 패키지(20)는 반도체 칩(1)이 다이패들(die paddle : 8)과 수 개의 리드(9)를 포함하는 리드프레임(10)의 상기 다이패들(8) 상에 본딩 에폭시(2)에 의해 부착되고, 상기 반도체 칩(1)의 각 본딩패드(도시안됨)와 리드프레임(10)의 각 리드(9) 및 리드프레임(10)의 리드들(9)간이 골드와이어(3)에 의해 상호 전기적으로 연결되며, 상기 칩(1) 및 골드와이어(3)를 포함한 리드프레임(10)의 상부면이 EMC와 같은 봉지제(4)로 몰딩된 구조이다.
이와 같은 칩 사이즈 패키지는 비교적 용이하게 제작할 수 있지만, 구조적 측면에서 외부 회로와의 전기적 연결단자인 I/O 접점 수에 한계가 있으며, 그래서, 고성능 패키지의 구현이 곤란한 문제점이 있다. 예컨데, 현재 개발된 9×9 크기의 칩 사이즈 패키지에서 구비 가능한 최대 접점 수는 64개이다.
따라서, I/O 접점 수를 증가시킬 수 있는 새로운 구조의 칩 사이즈 패키지가 요구되었으며, 이에 범프 칩 케리어 패키지(Bump Chip Carrier)가 제안되었다.
범프 칩 케리어 패키지, 도 2에 도시된 바와 같이, 반도체 칩(1)이 식각 공정을 통해 단자(terminal : 9a)을 형성시킨 리드프레임(10a)의 다이패들(8) 상에 본딩 에폭시(2)에 의해 부착되고, 상기 반도체 칩(1)의 각 본딩패드(1a)와 리드프레임(10a)의 각 단자(9a)가 골드와이어(3)에 의해 상호 전기적으로 연결되며, 그리고, 상기 칩(1) 및 골드와이어(3)를 포함한 리드프레임(10a)의 상부면이 봉지제(4)로 몰딩된 구조를 갖는다.
이러한 범프 칩 케리어 패키지는 식각 공정을 통해 수 개의 단자를 형성하는 바, 도 1에 도시된 칩 사이즈 패키지에 비해 I/O 접점 수를 증가시킬 수 있다.
그러나, 상기 범프 칩 케리어 패키지는 그 제조 과정이 복잡할 뿐만 아니라, 식각 공정이 수행되는 것과 관련하여 최종 품질(Final 에Quality)서의 불균일성이 존재하는 단점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, I/O 접점 수를 증대시킬 수 있는 다층 리드프레임을 제공함에 그 목적이 있다.
또한, 본 발명은 공정 단순화 및 최종 품질에서의 균일성을 확보하면서 I/O 접점 수의 한계를 극복할 수 있는 다층 리드프레임을 이용한 칩 사이즈 패키지를 제공함에 그 다른 목적이 있다.
도 1은 종래의 칩 사이즈 패키지를 도시한 단면도.
도 2는 종래의 범프 칩 케리어 패키지를 도시한 단면도.
도 3 및 도 4는 본 발명의 실시예에 따른 칩 사이즈 패키지를 도시한 단면도 및 사시도.
도 5 내지 도 7은 본 발명의 다층 리드프레임을 설명하기 위한 도면.
도 8은 종래 및 본 발명에 따른 칩 사이즈 패키지에서의 I/O 접점 형태를 비교 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 칩 2 : 본딩 에폭시
3 : 골드와이어 4 : 봉지제
22 : 다이패들 24,34 : 리드
30 : 하층 리드프레임 35 : 절곡부
40 : 상층 리드프레임 42 : 열경화 테이프
50 : 다층 리드프레임 60 : I/O 접점
100 : 칩 사이즈 패키지
상기와 같은 목적을 달성하기 위한 본 발명의 다층 리드프레임은, 다이 패들(die paddle) 및 수 개의 리드를 갖는 하층 리드프레임과, 상기 하층 리드프레임 상에 배치되며 수 개의 리드만을 갖는 상층 리드프레임과, 상기 하층 리드프레임과 상층 리드프레임 사이에 개재되어 그들간을 접착시키는 열경화 테이프를 포함하고, 상기 상층 리드프레임의 각 리드는 상기 하층 리드프레임의 리드들 사이에 배치된 것을 특징으로 하며, 여기서, 상기 상층 리드프레임의 각 리드는 상기 하층 리드프레임의 다이패들에 인접한 일단에 상기 하층 리드프레임을 향하는 절곡부가 구비되고, 상기 절곡부는 상기 하층 리드프레임의 리드 하부면과 동일 수평면을 갖도록 연장된다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 칩 사이즈 패키지는, 다이패들 및 수 개의 리드를 갖는 하층 리드프레임과 수 개의 리드를 갖는 상층 리드프레임이 상기 상층 리드프레임의 각 리드가 상기 하층 리드프레임의 리드들 사이에 각각 배치되도록 열경화 테이프의 개재하에 접착되어 구성된 다층 리드프레임; 상기 하층 리드프레임의 다이패들 상에 본딩 에폭시에 의해 부착되며, 상부면 가장자리에 본딩패드가 배열된 반도체 칩; 상기 반도체 칩의 각 본딩패드와 하단 및 상층 리드프레임의 각 리드간을 전기적으로 각각 연결시키는 수 개의 골드와이어; 및상기 하단 및 상층 리드프레임의 각 리드 하부면을 노출시키도록 상기 반도체 칩 및 골드와이어들과 상기 하단 및 상층 리드프레임의 상면 및 측면을 밀봉하는 봉지제를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 다층 리드프레임을 사용함으로써 I/O 접점 수를 증가시킬 수 있으며, 이에 따라, 고성능 패키지를 구현할 수 있다. 또한, 식각 공정을 수행하지 않으므로, 공정 단순화 및 최종 품질에서의 균일성을 확보할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3 내지 도 8은 본 발명의 실시예에 따른 칩 사이즈 패키지를 설명하기 위한 도면들로서, 여기서, 도 3 및 도 4는 본 발명의 칩 사이즈 패키지를 도시한 단면도 및 사시도이고, 도 5 내지 도 7은 본 발명의 다층 리드프레임을 설명하기 위한 도면이며, 도 8은 I/O 접점 형태를 설명하기 위한 도면이다.
도 3 및 도 4를 참조하면, 본 발명의 칩 사이즈 패키지(100)는 종래와는 달리 다층 리드프레임(50)을 포함하여 구성된다. 즉, 본 발명에 따른 칩 사이즈 패키지(100)는 다층 리드프레임(50)과, 상기 다층 리드프레임(50)의 다이패들(22) 상에 본딩 에폭시(2)에 의해 부착되는 반도체 칩(1)과, 상기 반도체 칩(1)의 각 본딩패드(1a)와 다층 리드프레임(50)의 각 리드(24, 34)를 개별적으로 연결시키는 수 개의 골드와이어(3)와, 상기 칩(1) 및 골드와이어(3)와 상기 리드들(24, 34)의 상부면 및 측면을 밀봉하는 봉지제(4)를 포함하여 구성된다.
여기서, 상기 다층 리드프레임(50)은 하층 리드프레임(30)과 상층 리드프레임(40)이 그들간을 고정 및 절연시키기 위한 폴리이미드계의 열경화 테이프(42)의 개재하에 합착된 구조로서, 상기 하층 리드프레임(30)은 다이패들(22) 및 수 개의 리드(24)로 구성되고(도 5 참조), 상기 상층 리드프레임(40)은 수 개의 리드(34)만으로 구성되며(도 6 참조), 특히, 하층 리드프레임(30)과 상층 리드프레임(40)은 상기 상층 리드프레임(40)의 각 리드(34)가 하층 리드프레임(30)의 리드들(24) 사이에 배치되도록 합착된다(도 7 참조).
또한, 도 3에 도시된 바와 같이, 상기 상층 리드프레임(40)의 각 리드(34)는 상기 하층 리드프레임(30)의 다이패들(22)에 인접한 일단에 절곡부(35)가 구비되며, 이러한 절곡부(35)는 상기 하층 리드프레임의 리드 하부면과 동일 수평면을 갖도록 연장된다.
이와 같은 구조를 갖는 본 발명의 칩 사이즈 패키지(100)는 다층 리드프레임(50)을 이용하여 구성되기 때문에, 종래의 그것과 비교해서 I/O 접점 수가 대략 2배 정도로 증가된다.
도 8은 종래 및 본 발명에 따른 칩 사이즈 패키지에서의 I/O 접점 형태를 설명하기 위한 도면으로서, 여기서, 좌측 도면은 종래 칩 사이즈 패키지에서의 I/O 접점 형태를, 그리고, 우측 도면은 본 발명에 따른 칩 사이즈 패키지에서의 I/O 접점 형태를 도시한 도면이며, 도면부호 60은 I/O 접점을 나타낸다.
도시된 바와 같이, 종래 칩 사이즈 패키지(20)는 I/O 접점이 가장자리에 일렬로 배열된 반면, 본 발명의 칩 사이즈 패키지(100)는 I/O 접점이 2열로 배열된다. 따라서, 본 발명의 칩 사이즈 패키지(100)는 종래의 그것(20)과 비교해서 I/O 접점 수가 2배 정도로 증대되는 바, 종래 칩 사이즈 패키지(20)에서의 I/O 접점 수의 한계를 극복할 수 있으며, 그래서, 고성능의 패키지를 구현할 수 있다.
한편, 전술한 바와 같은 본 발명의 칩 사이즈 패키지는 개별적으로 제작할 수 있지만, 스트립(Strip) 단위로 제작하는 것이 바람직하며, 상기 스트립 단위로의 패키지 제작은 다층 리드프레임을 스트립 단위로 마련하여 후속 조립 공정을 진행하는 것에 의해 가능하다.
또한, 다층 리드프레임을 제작함에 있어서, 하층 리드프레임과 상층 리드프레임간의 접합은 히트 프레스(heat press)에 의한 열압착 방식으로 수행함이 바람직하며, 아울러, 본 발명의 실시예에서는 상기 하층 리드프레임과 상층 리드프레임간의 고정 및 절연을 위한 매개체로서 폴리이미드계의 열경화 테이프를 이용하였지만, 동등한 기능의 물질 및 통상 사용되고 있는 접착(adhesive)용 테이프도 이용될 수 있다.
이상에서와 같이, 본 발명은 다층 리드프레임을 적용하여 칩 사이즈 패키지를 제작하기 때문에 단층의 리드프레임을 적용하여 제작하는 종래의 그것과 비교해서 증대된 I/O 접점 수를 갖는 칩 사이즈 패키지를 제공할 수 있으며, 따라서, 고성능의 패키지를 구현할 수 있다.
또한, 본 발명은 단순히 다층 리드프레임을 적용하여 제작하므로, 범프 칩 케리어 패키지 제작시의 식각 공정은 필요치 않으며, 그래서, 공정이 복잡함 및 최종 품질에서의 불균일성 발생이 야기되지 않는다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

  1. 다이패들(die paddle) 및 수 개의 리드를 갖는 하층 리드프레임과,
    상기 하층 리드프레임 상에 배치되며 수 개의 리드만을 갖는 상층 리드프레임과,
    상기 하층 리드프레임과 상층 리드프레임 사이에 개재되어 그들간을 접착시키는 열경화 테이프를 포함하며,
    상기 상층 리드프레임의 각 리드는 상기 하층 리드프레임의 리드들 사이에 배치된 것을 특징으로 하는 다층 리드프레임.
  2. 제 1 항에 있어서, 상기 상층 리드프레임의 각 리드는
    상기 하층 리드프레임의 다이패들에 인접한 일단에 상기 하층 리드프레임을 향하는 절곡부가 구비된 것을 특징으로 하는 다층 리드프레임.
  3. 제 2 항에 있어서, 상기 절곡부는
    상기 하층 리드프레임의 리드 하부면과 동일 수평면을 갖도록 연장된 것을 특징으로 하는 다층 리드프레임.
  4. 다이패들 및 수 개의 리드를 갖는 하층 리드프레임과 수 개의 리드를 갖는 상층 리드프레임이 상기 상층 리드프레임의 각 리드가 상기 하층 리드프레임의 리드들 사이에 각각 배치되도록 열경화 테이프의 개재하에 접착되어 구성된 다층 리드프레임;
    상기 하층 리드프레임의 다이패들 상에 본딩 에폭시에 의해 부착되며, 상부면 가장자리에 본딩패드가 배열된 반도체 칩;
    상기 반도체 칩의 각 본딩패드와 하단 및 상층 리드프레임의 각 리드간을 전기적으로 각각 연결시키는 수 개의 골드와이어; 및
    상기 하단 및 상층 리드프레임의 각 리드 하부면을 노출시키도록 상기 반도체 칩 및 골드와이어들과 상기 하단 및 상층 리드프레임의 상면 및 측면을 밀봉하는 봉지제를 포함하는 것을 특징으로 하는 칩 사이즈 패키지.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04114461A (ja) * 1990-09-04 1992-04-15 Shinko Electric Ind Co Ltd 多層リードフレーム
KR940002388A (ko) * 1992-07-10 1994-02-17 조셉 팔로 제직기에 사용되는 캠기구
KR970024090A (ko) * 1995-10-07 1997-05-30 문정환 반도체 패키지
KR20000001452A (ko) * 1998-06-11 2000-01-15 김규현 반도체패키지 구조
JP2000031367A (ja) * 1998-07-14 2000-01-28 Hitachi Ltd 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04114461A (ja) * 1990-09-04 1992-04-15 Shinko Electric Ind Co Ltd 多層リードフレーム
KR940002388A (ko) * 1992-07-10 1994-02-17 조셉 팔로 제직기에 사용되는 캠기구
KR970024090A (ko) * 1995-10-07 1997-05-30 문정환 반도체 패키지
KR20000001452A (ko) * 1998-06-11 2000-01-15 김규현 반도체패키지 구조
JP2000031367A (ja) * 1998-07-14 2000-01-28 Hitachi Ltd 半導体装置及びその製造方法

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