KR20030063835A - 다층도금 리드프레임 및 이 리드프레임의 제조방법 - Google Patents

다층도금 리드프레임 및 이 리드프레임의 제조방법 Download PDF

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Abstract

반도체 장치용 다층도금 리드프레임 및 이 리드프레임의 제조방법에 관한 것이다. 반도체 장치용 다층도금 리드프레임은 철계 금속 소재의 상면에 니켈 또는 니켈합금으로 이루어진 니켈도금층, 팔라듐 또는 팔라듐합금으로 이루어진 팔라듐도금층, 금합금도금층, 최외곽도금층이 차례로 적층되는 것을 특징으로 한다.
반도체 장치용 다층도금 리드프레임의 제조방법은 철계 금속기판의 상면에 니켈 또는 니켈합금으로 이루어진 니켈도금층을 형성하는 단계와, 상기 니켈도금층의 상면에 팔라듐 또는 팔라듐을 주성분으로 하고 금, 은 중 어느 하나가 포함되는 중간도금층을 형성하는 단계, 상기 중간도금층의 상면에 금 또는 금을 주성분으로 하고 팔라듐, 은 중 어느 하나가 첨가되는 금합금도금층을 형성하는 단계, 및 상기 금합금도금층의 상면에 은 또는 은합금으로 이루어진 최외곽도금층을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

다층도금 리드프레임 및 이 리드프레임의 제조방법{Multi-layer plating lead frame and method of manufacturing the same}
본 발명은 다층도금 리드프레임 및 이 리드프레임의 제조방법에 관한 것으로서, 보다 상세하게는 선도금 리드프레임(Pre-Plated Frame)에 있어서, 도금층의 적층구조가 개선되어 물성이 향상된 다층도금 리드프레임 및 이 리드프레임의 제조방법에 관한 것이다.
반도체 리드 프레임은 반도체 칩(chip)과 함께 반도체 패키지(package)를 이루는 핵심 구성요소의 하나로서, 반도체 패키지의 내부와 외부회로를 연결해주는 도선(lead)의 역할과 반도체 칩을 지지해주는 지지체(frame)의 역할을 한다. 이러한 반도체 리드 프레임은 통상적으로 스탬핑(stamping) 방식 또는 에칭(etching) 방식에 의해 의해 제조된다.
스탬핑 방식은 순차적으로 이송되는 박판의 소재를 프레스 금형장치를 이용하여 소정 형상으로 타발하여 제조하는 방법으로서, 이는 리드 프레임을 대량생산하는 경우에 주로 적용된다.
에칭 방식은 화학약품을 이용하여 소재의 국소 부위를 부식시킴으로써 제품을 형성하는 화학적 식각방법으로서, 이는 리드 프레임을 소량생산하는 경우에 주로 적용되는 제조방법이다.
상기한 두가지 제조방법 중 어느 하나의 방법에 의해 제조되는 반도체 리드 프레임은 기판에 실장되는 형태 등에 따라 다양한 구조를 가지나, 통상적인 구조는 도 1에 도시된 바와 같다.
도 1은 통상적인 리드 프레임의 구조를 나타내는 도면이다. 구체적으로, 기억소자 등의 칩을 탑재하여 정적인 상태로 유지하여 주는 패드(11, pad)와, 와이어 본딩(wire bonding)에 의해 칩과 연결되는 이너 리드(12, inner lead) 및 외부회로와의 연결을 위한 아우터 리드(13, outer lead)를 포함하는 구조로 이루어져 있다.
이와 같은 구조를 가지는 반도체 리드 프레임은 반도체의 다른 부품, 예를 들면 기억소자인 칩 등과의 조립과정(assembly process)을 거쳐 반도체 패키지를 이루게 된다.
반도체 제조과정은 크게 세가지로 구분될 수 있는데, 웨이퍼(Wafer) 제조공정(fabrication process), 조립공정(assembly process), 그리고 검사공정(test process)이 그것이다. 이중 조립공정은 일반적으로 다이부착(die attach), 와이어 본딩(wire bonding), 몰딩(molding), 마킹(marking) 및, 분리(trim/form) 공정으로 나눌 수 있다.
다이 부착공정은 웨이퍼 상의 각 다이를 소정의 리드 프레임에 부착시키는 공정이다. 여기서, 다이는 한 칩을 형성하는 집적회로(IC)를 말한다. 와이어 본딩공정은 리드 프레임에 부착된 다이와 리드의 각 핀을 연결시키는 공정이다. 실제 다이 내부에는 각 핀 번호(pin number)에 따른 결합부(bonding pad)가 존재하여, 와이어로서 각 핀에 맞는 리드에 연결된다. 몰딩공정은 플라스틱 등의 패키지 재료로서 각 다이의 몸체(body)를 형성시키는 공정이다. 마킹공정은 상기 몸체의 외부에 집적회로의 명칭 및 제조회사의 기호를 찍는 공정이다. 끝으로 분리공정은 리드 프레임에 부착된 일련의 집적회로들을 개별적으로 분리시키는 공정으로서, 리드 프레임을 절단하는 공정(trim)과 절단된 리드를 소정의 형상대로 굽히는 공정(form)으로 나눌 수 있다.
상기 반도체의 조립공정중 반도체 칩과 리드 프레임의 이너 리드와의 와이어 본딩성과 다이 패드부의 다이 특성을 개선하기 위하여, 다이 패드(11)와 이너 리드(12)에 소정 특성을 갖는 금속 소재를 도금하는 경우가 많으며, 또한 몰딩 후 기판실장을 위한 납땜성 향상을 위해 아우터 리드(13)의 일정 부위에 솔더(Sn-Pb) 도금을 행한다. 그러나, 상기 솔더 도금 과정에 있어서 도금액이 이너 리드(12)까지 침투하게 되는 경우가 빈번히 발생하므로, 이를 제거하기 위한 추가 공정을 필요로 하는 문제점이 있었다.
이러한 문제점을 해결하기 위하여 제안된 것이 선도금 리드 프레임(pre-plated frame) 방법이다. 이 방법에 의하면 반도체 패키지 공정전에 납 젖음성(solder wettability)이 양호한 소재를 반도체 기판에 미리 도포하여 도금층을 형성하는 것으로서, 도 2에 도금층의 구조를 개략적으로 예시하였다.
도 2는 선도금한 리드 프레임의 구조를 나타내는 도면이다. 구체적으로, 구리 기판(21)위에 중간 도금층으로서 니켈층(22)과 팔라듐/니켈 합금층(23)이 순차적으로 적층되어 있고, 상기 팔라듐/니켈 합금층(23) 상에 팔라듐층(24)이 최외곽 도금층으로 형성되어 있는 다층 구조의 도금층을 이루고 있다. 상기 다층의 도금층에 있어서, 니켈층(22)은 구리 기판(21)의 구리 원자가 최외곽 표면까지 확산되어 구리산화물이나 구리황화물과 같은 구리 화합물이 생성되는 것을 방지하기 위한 것으로서, 결국 구리 확산에 대한 저지층의 역할을 하도록 형성된 것이다. 또한, 상기 니켈층(22)과 팔라듐/니켈 합금층(23)으로 이루어진 중간 도금층은팔라듐층(24)의 크랙 발생시 구리 기판(21)을 보호하는 역활을 하게된다.
그러나, 상기 선도금 방법은 기판의 소재가 구리 또는 구리 합금일 경우에만 적용될 뿐 얼로이42(alloy42) 소재에는 적용하지 못하였다. 상기 얼로이42는 니켈 42%, 철 58% 및 소량의 다른 원소로 구성되어 리드 프레임 소재로 널리 쓰이는데, 선도금을 행할 경우 부식이 심하게 일어나는 문제점이 있었다. 이는 얼로이42 소재의 철성분과 도금층 성분인 팔라듐의 유전상 계열의 차이가 커서 갈바닉 결합(Galvanic coupling)을 일으키기 때문이다.
상기 문제점을 해결하기 위하여, 얼로이42 소재에 구리 또는 구리 합금을 도금한 후 그 위에 니켈, 코발트 또는 니켈-구리합금을 도금하고 그 위에 귀금속(Pd, Au, Ag)등을 도금하는 방법이 제안되어 있다. 그러나, 이는 다음과 같은 이유로 인하여 실용화를 할 수 없었다. 첫째, 구리 도금욕으로써 CN-을 가장 많이 사용하게 되는데, 도금공정중 흡착된 CN-이온이 이후 도금되는 팔라듐 도금층의 밀착성과 내부식성을 크게 저하시킨다. 둘째, 구리와 니켈의 중간 도금층의 두꼐가 너무 두꺼워 리드성형단계(forming)에 균열(crack)이 발생하므로 납땜성 및 와이어 본딩성 등 반도체에서 요구되는 품질이 떨어진다.
이러한 문제점을 해결하기 위한 다층도금 리드프레임이 한국 공개특허 제1998-060697호에 개시되어 있다.
도 3에 도시된 바와 같이, 이 다층도금 리드프레임은 얼로이 42 소재의 기판(31)상에 구리 스트라이크 도금층(32), 제1스트라이크 도금층(34), 니켈 도금층(35) 및 팔라듐 합금도금층(36)이 차례로 적층되어 있으며, 상기 제1스트라이크도금층(34)은 팔라듐(Pd), 플라티늄(Pt) 및 금(Au)로 이루어진 군에서 선택된 어느 하나의 금속 또는 그 합금으로 이루어진다. 또한, 도 4에 도시된 바와 같이, 상기 구리 스트라이크 도금층(32)과 제1스트라이크 도금층(34)의 사이에는 니켈(Ni), 코발트(Co), 텅스템(W) 및 은(Ag)로 이루어진 군에서 선택된 어느 하나의 금속 또는 그 합금으로 이루어진 제1합금 도금층(33)이 더 포함될 수 있다. 이러한 다층도금 리드프레임은 내부식성, 납땜성 및 와이어 본딩성이 향상된다.
그러나, 이러한 다층도금 리드프레임도 도금층의 두께가 너무 두꺼워져서 리드성형단계(forming)에 균열이 발생하므로 납땜성 및 와이어 본딩성 등이 떨어지며, 구리를 도금하게 되면 구리원자가 최외곽 표면까지 확산되어 납땜성을 현저히 떨어뜨린다는 문제점을 가지고 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로서, 도금층의 적층 구조를 개선함으로써 내부식성, 납땜성 및 와이어 본딩성등이 우수한 다층도금 리드프레임 및 이 리드프레임의 제조방법을 제공하는데 목적이 있다.
도 1은 통상적인 리드프레임의 구조를 나타내는 개략적인 평면도,
도 2는 종래의 다층도금 리드프레임의 일 실시예를 나타낸 단면도,
도 3은 종래의 다층도금 리드프레임의 다른 실시예를 나타낸 단면도,
도 4는 종래의 다층도금 리드프레임의 또 다른 실시예를 나타낸 단면도,
도 5는 본 발명의 일 실시예에 따른 다층도금 리드프레임의 단면도,
도 6은 본 발명의 다른 실시예에 따른 다층도금 리드프레임의 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11...패드 12...이너 리드
13...아우터 리드 41...금속기판(Fe-Ni)
42...니켈도금층 43...팔라듐도금층
44...금합금도금층 45...제1니켈도금층
46...제1팔라듐도금층 47...제1금합금도금층
48...최외곽도금층
상기 목적을 달성하기 위하여 본 발명의 반도체 장치용 다층도금 리드프레임은, 철계 금속기판의 상면에 니켈도금층, 팔라듐도금층, 금합금도금층, 및 최외곽도금층이 차례로 적층되어 있는 것을 특징으로 한다.
또한, 상기 니켈도금층은 니켈 또는 니켈합금으로 형성되며, 그 두께가 1 내지 5㎛이며, 도금시에 펄스주파수는 100 내지 10,000㎐, 듀티사이클은 50 내지 90%이며, 주기역전류(PR)를 인가하여 된 것을 특징으로 한다.
또한, 상기 팔라듐도금층은 팔라듐 또는 팔라듐을 주성분으로 하고 금, 은 중 어느 하나의 원소가 첨가되며 그 두께가 0.0025 내지 0.025㎛이며, 도금시에 펄스주파수는 1,000 내지 100,000㎐, 듀티사이클은 10 내지 50%의 전류를 인가하여 된 것을 특징으로 한다.
또한, 상기 금합금도금층은 금을 주성분으로 하고 팔라듐, 은 중 어느 하나의 원소가 첨가되며, 그 두께가 0.0025 내지 0.025㎛인 것을 특징으로 한다.
또한, 상기 최외곽도금층은 은 또는 은합금으로 이루어지며 그 두께가 0.005 내지 0.5㎛이고, 도금시 펄스주파수는 100 내지 10,000㎐, 듀티사이클은 50 내지 90%의 전류를 인가하여 된 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 다층도금 리드프레임의 다른 실시예는 철계 금속기판의 상면에 니켈 또는 니켈합금으로 이루어진 니켈도금층, 팔라듐 또는 팔라듐합금으로 이루어진 팔라듐도금층, 금합금도금층이 차례로 2회 내지 3회 적층되고, 그 상면에 최외곽도금층이 도금되는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 다층도금 리드프레임의 제조방법의 일 실시예는, 금속기판의 상면에 니켈 또는 니켈합금으로 이루어진 니켈도금층을 형성하는 단계와, 상기 니켈도금층의 상면에 팔라듐을 주성분으로 하고 금, 은 중 어느 하나의 원소가 첨가되는 팔라듐도금층을 형성하는 단계와, 상기 팔라듐도금층의 상면에 금을 주성분으로 하고 팔라듐, 은 중 어느 하나의 원소가 첨가되는 금합금도금층을 형성하는 단계와, 상기 금합금도금층의 상면에 은 또는 은합금으로 이루어진 최외곽도금층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예에 따른 다층도금 리드프레임 및 이 리드프레임의 제조방법을 상세히 설명한다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 다층도금 리드프레임은 반도체 리드프레임을 이루고 있는 금속기판(41)의 상면에 니켈도금층(42), 팔라듐도금층(43), 금합금도금층(44), 최외곽도금층(48)이 차례로 적층된다.
상기 금속기판(41)은 니켈(Ni) 42%, 철(Fe) 58% 및 소량의 다른 원소로 구성되어 리드프레임 소재로 많이 사용되는 얼로이42가 바람직하다.
상기 니켈도금층(42)은 상기 금속기판(41)의 상면에 형성된다. 상기 니켈도금층(42)은 니켈 또는 니켈합금으로 형성된다. 상기 니켈도금층(42)의 얼로이 42 소재의 상면에 형성되어 상기 금속기판(41)과의 표면전위차이를 줄여 상기 금속기판의 부식을 방지한다. 상기 니켈도금층(42)은 그 두께가 1 내지 5㎛이며 도금시의 펄스주파수는 100 내지 10,000㎐, 듀티사이클은 50 내지 90%의 전류를 인가하여 도금하는 것이 바람직하다. 상기 니켈도금층의 두께가 1㎛ 이하이면, 부식방지 효과가 거의 없으며, 그 두께가 5㎛ 이상인 경우에는 두꺼워져서 포밍시 크랙이 발생되기 쉽다. 또 펄스 주파수는 100㎐ 이하이면 내식성 향상에 효과가 거의 없으며, 10,000㎐ 이상인 경우에는 니켈의 결정립이 치밀해져 포밍시 크랙 발생이 심하다. 듀티사이클은 50% 이하에서는 전류인가시간이 길어지게 되며, 니켈 결정립이 치밀해져 포밍시 크랙 발생이 심하며, 90% 이상인 경우에는 내식성 향상에 효과가 거의 없어 부식 발생이 심해지게 된다.
상기 팔라듐도금층(43)은 상기 니켈도금층(42)의 상면에 형성된다. 상기 팔라듐도금층(43)은 팔라듐을 주성분으로 하고 금, 은 중 어느 하나의 원소가 첨가되어 형성된 합금이 도금된다. 팔라듐, 금, 은과 같은 귀금속으로 이루어진 상기 팔라듐도금층(43)은 상기 니켈도금층(42) 표면의 기공을 은폐시키고 표면조도를 균일화할 수 있게 하므로, 이어서 전착될 금합금도금층(44)의 두께를 균일하게 유지할 수 있다. 이렇게 하면, 염수 분위기(salty atmosphere)하에서의 전형적인 부식 현상인 국부 부식을 현저히 줄일 수 있는 효과가 있다. 또한 상기 팔라듐도금층(43)은 니켈도금층(42)과 상기 금합금도금층(44)의 결합력을 증대시키는 매체로서의 역할을 하는 것이다. 이러한 접착력 강화를 통하여 리드프레임의 패드 상에 반도체 칩을 실장한 후에 이어지는 트리밍(trimming) 및 포밍(forming) 과정에서 발생되는 미세 균열의 생성 및 진행을 최소화시킬 수 있다. 상기 팔라듐도금층(43)은 그 두께가 0.0025 내지 0.025㎛이며, 도금시의 펄스주파수 1,000 내지 100,000㎐, 듀티사이클 10 내지 50%의 전류를 인가하여 도금하는 것이 바람직하다. 상기 팔라듐도금층(43)의 두께를 0.0025㎛ 이하로 줄이면 상기와 같은 기능을 달성할 수 없으며, 0.025㎛ 이상인 경우에는 제조비용은 증가하나 품질특성은 더 이상 증가하지 않으므로 경제성이 없어 바람직하지 않다. 또 펄스주파수 1,000㎐ 이하이면 국부부식 방지에 효과가 거의 없으며, 100,000㎐ 이상인 경우에는 국부부식 방지에 크게 효과가 없다. 듀티사이클 10% 이하에서는 포밍시 팔라듐도금층의 미세균열이 발생하게 되며, 50% 이상인 경우 국부부식 발생이 심해지게 된다.
상기 금합금도금층(44)은 상기 팔라듐도금층(43)의 상면에 형성된다. 상기금합금도금층(44)은 금을 주성분으로 하여 팔라듐, 은 중 어느 하나의 원소가 첨가된다. 상기 금합금도금층(44)은 그 두께가 0.0025 내지 0.025㎛인 것이 바람직하다. 상기 금합금도금층(44)의 두께가 0.0025㎛ 이상으로 두꺼워질수록 내부식성이 향상된다. 상기 금합금도금층(44)의 두께가 0.025㎛ 이상인 경우에는 경제성이 없다. 상기 금합금도금층(44)은 얼로이 42의 표면전위를 높여 상기 최외곽도금층(48)과의 전위 차이를 크게 줄이는 역할을 하여 부식을 방지한다. 또한, 상기 금합금도금층(44)을 형성함으로써 이어서 전착될 상기 최외곽도금층(48)과의 밀착력이 향상된다.
상기 금합금도금층(44)의 상면에는 최외곽도금층(48)이 형성된다. 상기 최외곽도금층(48)은 은 또는 그 합금으로 이루어지며 합금시에는 주로 금과의 합금이 바람직하다. 은 또는 은의 합금인 경우에 상기 최외곽도금층(48)에 존재하는 은으로 인해 와이어본딩시에 와이어와의 본딩성을 높일 수 있다. 또한, 은의 높은 내산화성을 이용하여 상기 금합금도금층(44) 상에 도금시킴으로써 상기 팔라듐도금층(43) 표면의 산화를 효과적으로 방지하여 납땜성을 향상시킬 수 있다. 그러나, 만약 순수한 금으로 상기 최외곽도금층(48)이 형성된 경우에는 반도체 팩키지의 몰딩시에 사용되는 봉합수지와 리드프레임의 최외곽도금층(48)과의 접착이 이루어질 때, 최외곽도금층(48)과 수지가의 접합력이 좋지 않아서 몰드 딜라미네이션(mold delamination) 불량이 유발되고, 또한 팩키지화한 후 반도체 신뢰성 검사시 상기 최외곽도금층(48)과 수지 표면과의 접합에 따른 신뢰성의 저하와 불량을 초래한다. 그리고 만약, 순수한 금으로 상기 최외곽도금층(48)이 형성될 경우에는납땜시 납젖음성은 좋으나, 땜납중의 주석과 금의 상호작용에 의해 국부적인 취성을 가지게 되어서 상기 반도체가 기판에 실장이 이루어진 후에 외부의 충격 등에 의해서 납땜부위에 취성을 갖게 되는 문제점이 있어서 상기 최외곽도금층(48)은 은 또는 그의 합금으로 도금층을 형성한다. 또한 최외곽도금층(48)에 은과의 합금으로 금을 제한적으로 적용할 경우 반도체 팩키지의 수지접합성을 향상시키고 기판 실장후의 국부적인 취성을 갖게 되는 것을 최소화할 수 있다. 또한 순수한 금에 비해 은과 금과의 합금이 더 우수한 내식성을 갖기 때문에 내식성을 높일 수 있다. 이는 팔라듐도금층(43)의 부식성을 결정하는 요인중의 하나로서 도금층 형성시 도금층내로 확산되는 수소의 양(수소흡장량)이 있는데, 이 수소흡장량이 순수한 팔라듐에 비해 은과 금의 합금이 매우 적기 때문이다. 상기 최외곽도금층(48)은 그 두께가 0.005 내지 0.5㎛이며, 펄스주파수 100 내지 10,000㎐, 듀티사이클 50 내지 90%에서는 DC 전류를 이용한 경우보다 내식성 및 몰드와의 접착력을 더욱 향상시킬 수 있다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 다층도금 리드프레임은 금속기판(41)의 상면에 니켈도금층(42), 팔라듐도금층(43), 금합금도금층(44)이 차례대로 2회 적층되고, 그 상면에 최외곽도금층(48)이 도금된다. 즉, 니켈도금층(42), 팔라듐도금층(43), 금합금도금층(44), 제1니켈도금층(45), 제1팔라듐도금층(46), 제1금합금도금층(47), 최외곽도금층(48)이 차례대로 적층된다.
여기서, 앞서 도시된 도면에서와 동일한 참조부호는 동일한 기능을 하는 동일한 부재를 가리키는 것으로, 앞서 설명된 바와 실질적으로 동일하므로 자세한 설명을 생략한다.
제 1 니켈도금층(45)은 상기 니켈도금층(42)과 동일한 두께인 1 내지 5㎛인 것이 바람직하다. 제1니켈도금층(45)은 상기 니켈도금층(42)과 동일한 역할을 한다.
제1팔라듐도금층(46)은 0.0025 내지 0.025㎛인 것이 바람직하다. 상기 제1팔라듐도금층(46)은 제1금합금도금층(47)과 최외곽도금층(48)의 저면에 형성되어 납땜성 및 와이어본딩성을 향상시키기 위한 도금층이므로 상기 팔라듐도금층보다 두껍게 형성된다.
본 발명에 따른 리드프레임의 효과는 다음 실험에 의해 더욱 명확히 이해될 수 있다.
실험예 1
본 실험에서는 본 발명의 다층도금 리드프레임은 철과 니켈의 합금인 금속기판을 0.127mm인 것을 사용하고 아래표와 같은 내역으로 실험을 실시하였다. 최외곽도금층의 형성시 은으로 샘플을 제작하였다. 그리고, 상기 최외곽도금층은 0.025㎛의 두께로 형성한다. 제1비교용 샘플은 금속기판상에 구리(0.25㎛), 니켈(1.5㎛) 및 팔라듐(0.025㎛), 금(97%)-팔라듐(3%)합금(0.005㎛)이 차례대로 적층된 샘플이며, 제2비교용 샘플은 상기 제1비교용 샘플의 최외곽에 은(0.25㎛)를 형성한 샘플이다. 제3비교용 샘플은 금속기판상에 니켈(3㎛), 팔라듐(0.025㎛) 및 금-팔라듐합금(0.005㎛)이 차례대로 적층된 샘플이다. 상기 비교용샘플에서 구리는 DC전류를 이용하여 Cu 100g/l, Cyanide 80g/l, pH 10.5, 온도는 65℃에서 평균전류밀도 5A/d㎡으로 도금하였으며, 니켈은 DC전류를 이용하여 설파믹산 니켈욕에서 니켈 120g/l, 붕산 35g/l, 염화니켈 6g/l,pH 3.5, 온도 60℃에서 평균전류밀도 20A/d㎡으로 도금을 실시하였으며, 팔라듐도금층은 평균전류밀도 2A/d㎡, 금합금도금층은 평균전류밀도 0.50A/d㎡, 은도금층은 평균전류밀도 1A/d㎡, DC전류를 이용하여 도금하였다.
제1실시용 샘플은 상기 금속기판상에 니켈(3㎛) 및 팔라듐(0.025㎛), 금(97%)-팔라듐(3%)합금(0.005㎛), 은(0.25㎛)이 차례대로 적층된 샘플이며 이때 니켈 조건은 듀티사이클 80% 펄스 및 주기역전류(PR) 주파수를 100㎐을 이용하여 평균전류밀도 20A/d㎡ 로 제작하였으며, 팔라듐은 듀티사이클 20% 주파수를 10,000㎐ 펄스를 이용하여 평균전류밀도 2A/d㎡로 제작하였으며, 금합금도금층은 DC전류를 이용하여 평균전류밀도 0.5A/d㎡로 제작하였으며, 은도금층은 펄스조건을 듀티사이클 90%, 주파수 1,000㎐, 평균전류밀도 1A/d㎡를 이용하여 도금하였다. 제2실시용 샘플은 제1실시용 샘플의 제작 조건과 같은 방식으로 금속기판상에 니켈(1.5㎛), 팔라듐(0.01㎛), 금-팔라듐합금(0.0025㎛), 니켈(1.5㎛), 팔라듐(0.025㎛), 및 금-팔라듐합금(0.005㎛), 은으로 최외곽도금층이 차례대로 적층된 샘플이다.
내식성의 평가는 염수분무시험(JESD22-A107-A)을 기준으로 실시하였다. 염화나트륨(Nacl)의 농도는 3.5%로 하고, 염수분무량은 염화나트륨이 24시간당 35g이 분무되도록 하였다. 그리고, 납땜성의 테스트 조건은 175℃로 2시간동안 가열로에서 가열한 후에 93℃로 8시간, 16시간의 두 조건으로 스팀에이징(STEAM AGING)을 하였다. 그 후에 솔더온도는 245˚C로 하여 5초간 침적하였다.
표 1에 내식성과 납땜성에 대한 측정결과를 나타내었다.
샘플 제1비교재 제2비교재 제3비교재 제1실시예 제2실시예
내식성 부분부식 부식없음 부분부식 부식없음 부식없음
Steam Aging8시간 납땜성(벤딩전) 100% 100% 100% 100% 100%
납땜성(벤딩후) 100% 100% 100% 100% 100%
Steam Aging16시간 납땜성(벤딩전) 100% 100% 100% 100% 100%
납땜성(벤딩후) 40% 70% 90% 100% 100%
그리고, 와이어 본딩을 위한 테스트 조건은 아래와 같다.
본딩에 사용된 금 와이어의 직경은 0.95mm 이며 40개를 평가한다. 칩부위와 인너리드에서의 본딩 파워(power)와 본딩 힘(force)은 각각 60mW, 100mN 및 60mW, 100mN 이다. 그리고 230℃의 온도에서 실시한다.
상기 조건에서 본딩된 와이어를 리드프레임의 인너리드와 칩의 본딩부 중간지점에서 당겨 파단강도에 대해 측정한 결과를 표 2에 나타내었다.
샘플 제1비교재 제2비교재 제3비교재 제1실시예 제1실시예
본딩성(평균) 6.32g 8.55g 7.23g 9.49g 9.81g
개방율 12% 0% 0% 0% 0%
그리고, 몰드 접착력 테스트 조건은 아래와 같다.
EMC는 제일모직의 7300MES을 사용하여 시어 스트렝스(Shear Strength)를 측정하였다. 몰딩 온도는 175℃에서 실시후 몰드 큐어(Mold Cure) 175℃에서 4시간실시후, 온도 85℃, 습도 85%에서 168시간 방치후, 리플로우(Reflow) 최고온도 245℃(3회) 도달후, 스트렝스 테스터(Strength Tester)를 이용하여 시어 스트렝스(Shear Strength)를 측정하였다.
샘플 제1비교재 제2비교재 제3비교재 제1실시예 제2실시예
Shear Strength (kgf) 8.37 62.7 9.1 68.5 70.9
Delamination 100% 20% 90% 10% 10%
위 표 1, 2, 및 3에서 보듯이 본 발명의 내부식성, 납땜성, 와이어 본딩성, 및 몰드 접착력이 크게 향상된 것을 알 수 있다.
상기한 바와 같이, 본 발명에 따른 다층도금 리드프레임 및 이 리드프레임의 제조방법은 도금층의 적층구조를 개선함으로써, 내부식싱, 와이어 본딩성 및 납땜성 등 리드프레임의 제반 특성을 향상시키고, 몰드와의 접착력을 향상시켜 반도체 패키지 공정에 있어서의 높은 수율을 기대할 수 있어 생산성 향상을 도모할 수 있다는 이점이 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.

Claims (9)

  1. 철계 금속기판의 상면에 니켈 또는 니켈합금으로 이루어진 니켈도금층, 팔라듐 또는 팔라듐합금으로 이루어진 팔라듐도금층, 금합금도금층, 및 은 또는 은합금으로 이루어진 최외곽도금층이 순차적으로 적층되어진 것을 특징으로 하는 반도체 장치용 다층도금 리드프레임.
  2. 제1항에 있어서,
    상기 니켈도금층은 펄스 주기역전류 도금 방법에 의해 형성된 것을 특징으로 하는 반도체 장치용 다층도금 리드프레임.
  3. 제1항에 있어서,
    상기 니켈도금층은 그 두께가 1 내지 5㎛인 것을 특징으로 하는 반도체 장치용 다층도금 리드프레임.
  4. 제1항에 있어서,
    상기 팔라듐도금층은 그 두께가 0.0025 내지 0.025㎛인 것을 특징으로 하는 반도체 장치용 다층도금 리드프레임.
  5. 제1항에 있어서,
    상기 팔라듐도금층은 펄스 도금법에 의해 형성된 것을 특징으로 하는 반도체 장치용 다층도금 리드프레임.
  6. 제1항에 있어서,
    상기 금합금도금층은 그 두께가 0.0025 내지 0.025㎛인 것을 특징으로 하는 반도체 장치용 다층도금 리드프레임.
  7. 제1항에 있어서,
    상기 최외곽도금층은 그 두께가 0.005 내지 0.5㎛인 것을 특징으로 하는 반도체 장치용 다층도금 리드프레임.
  8. 철계 금속기판의 상면에 니켈 또는 니켈합금으로 이루어진 니켈도금층, 팔라듐 또는 팔라듐합금으로 이루어진 팔라듐도금층, 금합금도금층이 차례로 2회 적층되고, 그 상면에 은 또는 은합금으로 이루어진 최외곽도금층이 적층되는 것을 특징으로 하는 반도체 장치용 다층도금 리드프레임.
  9. 철계 금속기판의 상면에 니켈 또는 니켈합금으로 이루어진 니켈도금층을 형성하는 단계;
    상기 니켈도금층의 상면에 팔라듐 또는 팔라듐을 주성분으로 하고 금, 은 중 어느 하나가 포함되는 중간도금층을 형성하는 단계;
    상기 중간도금층의 상면에 금 또는 금을 주성분으로 하고 팔라듐, 은 중 어느 하나가 첨가되는 금합금도금층을 형성하는 단계; 및
    상기 금합금도금층의 상면에 은 또는 은합금으로 이루어진 최외곽도금층을 형성하는 단계;를 포함하는 것을 특징으로 하는 다층도금 리드프레임의 제조방법.
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