KR20030058568A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory) 셀(Cell)의 6F2레이아웃(Layout)에 있어서, 식각 공정을 통해 소자분리 산화막의 상부 부위의 면적을 줄인 후, 에피택셜(Eptaxial)층을 성장시키므로, 마스크(Mask) 공정 없이 종래의 DRAM 셀의 6F2레이아웃보다 활성 영역의 장축과 단축 방향을 증가시켜 워드 라인(Word line)과 상기 활성 영역간의 오버레이 마진(Overlay margin)을 증가시키고 또한 트랜지스터의 폭을 증가시키며 트랜지스터의 채널(Channel) 영역에 상기 에피택셜층이 형성되므로 트랜지스터의 동작 특성을 증가시키므로 소자의 집적화, 특성, 수율 및 신뢰성을 향상시키는 특징이 있다.

Description

반도체 소자의 제조 방법{Manufacturing method for semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory) 셀(Cell)의 6F2레이아웃(Layout)에 있어서, 식각 공정을 통해 소자분리 산화막의 상부 부위의 면적을 줄인 후, 에피택셜(Eptaxial)층을 성장시키므로 소자의 집적화, 수율 및 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
현재 DRAM 또는 에프이램(Ferroelectric Random Access Memory: FeRAM) 등과 같은 메모리 소자의 대용량화를 위한 메모리 소자 개발이 이루어지고 있으나, 상기 메모리 소자의 대용량화로 칩(Chip)의 크기가 증가하게 된다.
상기 칩의 크기 증가로 웨이퍼(Wafer) 당 칩의 수가 감소하는 문제를 해결하기 위해 셀 배열 방법의 변화를 통해 셀 면적을 감소시킬 수 있는 방법의 개발 연구가 진행되고 있다.
도 1은 종래 기술에 따른 DRAM 셀의 8F2레이아웃도이고, 도2는 종래 기술에 따른 DRAM 셀의 8F2레이아웃의 활성영역, 워드 라인 및 캐패시터 콘택을 도시한 평면도이다.
도 1을 참조하면, 폴디드(Folded) 비트 라인(Bit line) 셀 배열 구조로서 반도체 기판(도시하지 않음), 최소 선폭인 F를 기준으로 하면 상기 반도체 기판 상에 제 1 방향으로 서로 1F의 간격을 가지면서 막대 형상으로 배열되어 형성되는 다수개의 워드(Word) 라인(13)들, 상기 워드 라인(13)들 상측에 상기 제 1 방향과 수직한 제 2 방향으로 서로 1F의 간격을 가지면서 막대 형상으로 배열되어 형성되는 다수개의 비트 라인(15)들, 상기 비트 라인(15)들 사이의 반도체 기판의 표면에 상기 제 2 방향으로 서로 3F의 간격을 가지면서 막대 형상으로 배열되어 형성되는 다수개의 활성영역(17)들이 포함된다.
여기서, 상기 DRAM 셀의 8F2레이아웃에서의 활성영역(17)은 상기 두 개의 워드 라인(13)과 하나의 비트 라인(15)에 전기적으로 연결된다.
그리고, 상술한 DRAM 셀의 8F2레이아웃은 상기 활성영역(17)간의 간격이 3F이므로 오버레이 마진(Overlay margin) 확보가 용이하여 도 2에서와 같이, 상기 활성영역(17)에 대해 오버레이 마진을 위한 영역(A)을 0.5F로 설정할 경우에도 상기 활성영역(17)과 캐패시터 콘택(19)의 연결이 용이하다.
이때, 상기 상술한 DRAM 셀의 8F2레이아웃은 셀 면적이 증가한다는 문제점이 있었다.
도 3은 종래 기술에 따른 DRAM 셀의 6F2레이아웃도이고, 도 4는 종래 기술에 따른 DRAM 셀의 6F2레이아웃의 활성영역, 워드 라인 및 캐패시터 콘택을 도시한 평면도이다.
상술한 DRAM 셀의 8F2레이아웃보다 셀 면적을 감소시키기 위한 종래 기술에 따른 DRAM 셀의 6F2레이아웃은 도 3을 참조하면, 오픈(Open) 비트 라인 셀 배열 구조로서 반도체 기판(도시하지 않음), 최소 선폭인 F를 기준으로 하면 상기 반도체 기판상에 제 1 방향으로 서로 1F의 간격을 가지면서 막대 형상으로 배열되어 형성되는 다수개의 워드 라인(13)들, 상기 워드 라인(13)들 상측에 상기 제 1 방향과 수직한 제 2 방향으로 서로 1F의 간격을 가지면서 막대 형상으로 배열되어 형성되는 다수개의 비트 라인(15)들, 상기 비트 라인(15)들 사이의 반도체 기판의 표면에 상기 제 2 방향으로 서로 1F의 간격을 가지면서 막대 형상으로 배열되어 형성되는 다수개의 활성영역(17)들을 포함한다.
여기서, 상기 DRAM 셀의 6F2레이아웃에서의 활성영역(17)은 상기 두 개의 워드 라인(13)과 두 개의 비트 라인(15)에 전기적으로 연결된다.
상술한 DRAM 셀의 6F2레이아웃은 한 개의 워드 라인(13) 선택에 대해 인접해 있는 두 개의 비트 라인(15)에 동시에 정보가 나타나게 되어, 인접해 있는 두 개의 비트 라인(15)을 감지회로에 의해 분리할 수 없어, 서로 다른 블록(Block)에 속해 있는 비트 라인(15)을 비교 감지하므로, 상기 폴디드 비트 라인 셀 배열 구조인 DRAM 셀의 8F2레이아웃보다 잡음이 증가한다.
그리고, 상술한 DRAM 셀의 6F2레이아웃은 상기 활성영역(17)간의 간격이 1F이므로 오버레이 마진 확보가 어려워 도 4에서와 같이, 상기 활성영역(17)에 대해 오버레이 마진을 위한 영역(A)을 0.5F로 설정할 경우, 상기 활성영역(17)과 캐패시터 콘택(21)의 접촉 영역이 상기 DRAM 셀의 8F2레이아웃보다 작아 콘택 저항이 증가한다.
종래의 DRAM 셀의 6F2레이아웃은 DRAM 셀의 8F2레이아웃보다 활성 영역의 장축 길이가 작아 워드 라인과 상기 활성 영역간의 오버레이 마진이 감소되므로 콘택 저항의 증가 등 소자의 집적화, 수율 및 신뢰성이 저하된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 DRAM 셀의 6F2레이아웃에 있어서, 식각 공정을 통해 소자분리 산화막의 상부 부위의 면적을 줄인 후,에피택셜층을 성장시키므로, 마스크 공정 없이 종래의 DRAM 셀의 6F2레이아웃보다 활성 영역의 장축과 단축 방향을 증가시키는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 DRAM 셀의 8F2레이아웃도.
도 2는 종래 기술에 따른 DRAM 셀의 8F2레이아웃의 활성영역, 워드 라인 및 캐패시터 콘택을 도시한 평면도.
도 3은 종래 기술에 따른 DRAM 셀의 6F2레이아웃도.
도 4는 종래 기술에 따른 DRAM 셀의 6F2레이아웃의 활성영역, 워드 라인 및 캐패시터 콘택을 도시한 평면도.
도 5a 내지 도 5e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 6은 본 발명의 실시 예에 따른 DRAM 셀의 6F2레이아웃의 활성영역, 워드 라인 및 캐패시터 콘택을 도시한 평면도.
< 도면의 주요 부분에 대한 부호의 설명 >
13, 43: 워드 라인15: 비트 라인
17, 41: 활성영역19, 45: 캐패시터 콘택
31: 반도체 기판32: 패드 산화막
33: 질화막34: 감광막 패턴
35: 소자분리 산화막36: 에피택셜층
이상의 목적을 달성하기 위한 본 발명은 기판 상에 소자분리 영역을 노출시키는 패드 산화막과 질화막이 적층된 절연막을 형성하는 단계, 상기 절연막을 마스크로 상기 기판을 식각하여 트랜치를 형성하는 단계, 상기 절연막을 포함한 트랜치 내에 소자분리 산화막을 형성하는 단계, 상기 질화막을 제거하여 상기 질화막 높이의 소자분리 산화막을 돌출시키는 단계, 상기 패드 산화막을 등방성 식각 방법으로 과도 식각하여 상기 패드 산화막을 제거하고 상기 소자분리 산화막의 돌출된 부위의 측면을 선택 식각하는 단계 및 상기 활성 영역의 기판 상에 에피택셜층을 형성하여 상기 활성 영역의 장축과 단축 방향을 증가시키는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법을 제공하는 것을 특징으로 한다.
본 발명의 원리는 DRAM 셀의 6F2레이아웃에 있어서, 식각 공정을 통해 소자분리 산화막의 상부 부위의 면적을 줄인 후, 에피택셜층을 성장시키므로, 마스크 공정 없이 종래의 DRAM 셀의 6F2레이아웃보다 활성 영역의 장축과 단축 방향을 증가시켜 단위 셀 당 면적을 줄이면서도 공정상의 마진을 확보할 수 있는 발명이다.
이하, 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 5a 내지 도 5e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도이고, 도 6은 본 발명의 실시 예에 따른 DRAM 셀의 6F2레이아웃의 활성영역, 워드 라인 및 캐패시터 콘택을 도시한 평면도이다.
도 5a에서와 같이, 소자분리 영역이 정의된 반도체 기판(31)상에 패드 산화막(32), 질화막(33) 및 감광막을 순차적으로 형성한 다음, 상기 감광막을 상기 소자분리 영역 상측에만 제거되도록 선택적으로 노광 및 현상하여 감광막 패턴(34)을 형성한다.
그리고, 상기 감광막 패턴(34)을 마스크로 상기 질화막(33), 패드 산화막(32) 및 반도체 기판(31)을 선택 식각하여 트렌치를 형성한다.
도 5b에서와 같이, 상기 감광막 패턴(34)을 제거한 다음, 상기 트렌치를 포함한 전면에 소자분리 산화막(35)을 형성한다.
그리고, 상기 질화막(33)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 소자분리 산화막(35)을 평탄 식각한다. 이때, 상기 소자분리 산화막(35)에 의해 정의된 활성 영역의 장축 길이는 5F이고, 상기 활성 영역간의 간격은 1F가 된다.
도 5c에서와 같이, 상기 반도체 기판(31)상에 형성된 질화막(33)을 제거하여 상기 질화막(33) 높이의 소자분리 산화막(35)을 돌출시킨다.
도 5d에서와 같이, 상기 패드 산화막(32)을 등방성 식각 방법에 의해 과도 식각하여 제거한다. 이때, 상기 패드 산화막(32)의 과도 식각 공정시 상기 소자분리 산화막(35)의 돌출된 부위의 측면도 선택 식각되어 종래의 소자분리 산화막의 상부 부위보다 그 면적이 줄어든다.
도 5e에서와 같이, 상기 상부 면적이 줄어든 소자분리 산화막(35)을 포함한 반도체 기판(31)상에 에피택셜(Epitaxial)층(36)을 성장시킨다. 이때, 저 에너지의 임플라트(Implant)에 의해 상기 에피택셜층(36)에 도핑(Doping)을 한 후, 상기 에피택셜층(36)의 성장 공정 진행 중에 불순물 도핑을 동시에 할 수도 있다. 그리고, 상기 에피택셜(Epitaxial)층(36)의 성장 공정으로 활성 영역(41)의 장축과 단축이 종래 보다 상기 소자분리 산화막(35)의 상부 부위가 줄어든 면적만큼 증가(B)한다.
도 6을 참조하면, 두 개의 워드 라인(43)에 전기적으로 연결되는 상기 활성 영역(41)의 면적이 증가하기 때문에 상기 활성영역(41)에 대해 오버레이 마진을 위한 영역(A)을 0.5F로 설정할 경우, 상기 활성영역(41)과 캐패시터 콘택(45)의 접촉 영역이 종래의 DRAM 셀의 6F2레이아웃보다 크게 된다.
본 발명의 반도체 소자의 제조 방법은 DRAM 셀의 6F2레이아웃에 있어서, 식각 공정을 통해 소자분리 산화막의 상부 부위의 면적을 줄인 후, 에피택셜층을 성장시키므로, 마스크 공정 없이 종래의 DRAM 셀의 6F2레이아웃보다 활성 영역의 장축과 단축 방향을 증가시켜 워드 라인과 상기 활성 영역간의 오버레이 마진을 증가시키고 또한 트랜지스터의 폭을 증가시키며 트랜지스터의 채널(Channel) 영역에 상기 에피택셜층이 형성되므로 트랜지스터의 동작 특성을 증가시키므로 소자의 집적화, 특성, 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (1)

  1. 기판 상에 소자분리 영역을 노출시키는 패드 산화막과 질화막이 적층된 절연막을 형성하는 단계;
    상기 절연막을 마스크로 상기 기판을 식각하여 트랜치를 형성하는 단계;
    상기 절연막을 포함한 트랜치 내에 소자분리 산화막을 형성하는 단계;
    상기 질화막을 제거하여 상기 질화막 높이의 소자분리 산화막을 돌출시키는 단계;
    상기 패드 산화막을 등방성 식각 방법으로 과도 식각하여 상기 패드 산화막을 제거하고 상기 소자분리 산화막의 돌출된 부위의 측면을 선택 식각하는 단계;
    상기 활성 영역의 기판 상에 에피택셜층을 형성하여 상기 활성 영역의 장축과 단축 방향을 증가시키는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
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