KR20030057727A - 반도체메모리장치의 버스트길이제어회로 및 그 방법 - Google Patents

반도체메모리장치의 버스트길이제어회로 및 그 방법 Download PDF

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Abstract

본 발명은 반도체메모리장치의 버스트길이제어회로에 관한 것으로, SDR/DDR 구별신호의 입력에 응답하여 제1버스트길이신호를 제1노드로 전송하는 제1스위치와, 상기 SDR/DDR 구별신호의 입력에 응답하여 제2버스트길이신호를 상기 제1노드로 전송하는 제2스위치와, 상기 SDR/DDR 구별신호의 입력에 응답하여 상기 제2버스트길이신호를 제2노드로 전송하는 제3스위치와, 상기 SDR/DDR 구별신호의 입력에 응답하여 제3버스트길이신호를 상기 제2노드로 전송하는 제4스위치와, 상기 SDR/DDR 구별신호의 입력에 응답하여 상기 제3버스트길이신호를 제3노드로 전송하는 제5스위치와, 상기 SDR/DDR 구별신호의 입력에 응답하여 제4버스트길이신호를 상기 제3노드로 전송하는 제6스위치와, 상기 SDR/DDR 구별신호의 입력에 응답하여 제4버스트길이신호를 제4노드로 전송하는 제7스위치를 구비하여, 버스트길이신호의 전송경로를 다르게 하도록 구성한다.

Description

반도체메모리장치의 버스트길이제어회로 및 그 방법{Burst Length Controller and the Method thereof in Semiconductor Memory Device}
본 발명은 반도체메모리장치(Semiconductor Memory Device)에 관한 것으로서서, 더욱 상세하게는 단일데이터레이트(Single Data Rate; 이하 'SDR'이라 함)SDRAM과 더블데이터레이트(Double Data Rate; 이하 'DDR'이라 함)SDRAM 혼용 칩 설계시 버스트길이를 제어하는 버스트길이제어회로(Burst Length Controller)에 관한 것이다.
반도체메모리장치는 클록(clock) 동기형메모리 즉, SDRAM(Synchronous DRAM)의 개발과 함께 그 액세스속도(access speed)가 현저히 고속화되었다.
더욱이 DDR의 개발은 현재 메모리의 동작속도를 수백 메가헤르쯔(MHz)에 이르게 하고 있다.
SDR이 시스템클록(sytem clock)의 라이징엣지(rising edge)에 동기되어 동작하던 것에서, 시스템클록의 라이징엣지 및 폴링엣지(falling edge) 각각에서 동기되어 동작하는 DDR은 차세대메모리로서 그 개발이 계속 진행중이다.
현재 SDR과 DDR은 각각 반도체메모리의 주류를 이루고 있으며, 메모리적용 시스템의 요구 또는 필요에 따라 2가지 메모리가 선택적으로 적용된다.
한편 SDR과 DDR은 모두 동기식 메모리로서, 칩(chip)내의 코아영역(core area)을 비롯해서 여러 부분에서 서로 유사한 구성을 갖게 된다.
그래서 칩 제조사의 입장에서는 향후 반도체메모리의 시장예측에 따라 SDR 및 DDR을 설계함에 있어서, SDR 및 DDR 혼용칩을 설계하게 되면, 필요에 따라 SDR 또는 DDR 전용칩으로 전환하여 적시에 시장에 공급할 수 있게 된다.
한편 SDR과 DDR은 각각 1개의 클록(clock)에 대해 데이터(data)의 라이트(write) 및 리드(read)가 다르게 된다. 즉, SDR은 1개의 클록에 1개의 데이터를 라이트 하거나 리드하는데 반해, DDR은 1개의 클록에 2개의 데이터를 라이트하거나 리드하게 된다. 따라서 데이터의 라이트/리드를 위해서 SDR에서는 버스트길이(Burst Length)만큼의 클록이 있어야 하고, DDR은 버스트길이의 반(1/2) 만큼의 클록을 필요로 한다.
그래서 SDR/DDR 혼용칩을 설계시에는 하나의 칩 안에 버스트길이제어회로를 SDR용과 DDR용으로 각각 별도로 설계하여 탑재하게 된다.
이는 칩 설계상 점유면적(lay-out area)의 증가를 가져오며, 한편으로는 2개의 버스트길이제어회로 중 나중에는 결과적으로 1개만 사용하게 되므로, 나머지 1개는 불필요하게 설계된 결과를 가져오게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 SDR/DDR 혼용칩을 설계시에, 버스트길이에 따른 각각 별도의 제어회로를 설계하지 않고 하나의 제어회로가 SDR/DDR에 모두 적응가능하도록 설계된 버스트길이제어회로 및 그 방법을 제공하는 것이다.
도 1은 본 발명에 의한 버스트길이제어 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
TM1,...,TM7 : 전송게이트
INV : 인버터
상기와 같은 목적을 달성하기 위한 본 발명의 버스트길이제어회로는, SDR/DDR 구별신호의 입력에 응답하여 제1버스트길이신호를 제1노드로 전송하는 제1스위치와, 상기 SDR/DDR 구별신호의 입력에 응답하여 제2버스트길이신호를 상기 제1노드로 전송하는 제2스위치와, 상기 SDR/DDR 구별신호의 입력에 응답하여 상기 제2버스트길이신호를 제2노드로 전송하는 제3스위치와, 상기 SDR/DDR 구별신호의 입력에 응답하여 제3버스트길이신호를 상기 제2노드로 전송하는 제4스위치와, 상기 SDR/DDR 구별신호의 입력에 응답하여 상기 제3버스트길이신호를 제3노드로 전송하는 제5스위치와, 상기 SDR/DDR 구별신호의 입력에 응답하여 제4버스트길이신호를 상기 제3노드로 전송하는 제6스위치와, 상기 SDR/DDR 구별신호의 입력에 응답하여 제4버스트길이신호를 제4노드로 전송하는 제7스위치를 구비함을 특징으로 한다.
상기 각 스위치는 전송게이트(Transmission gate)로 구성함이 바람직하다.
또한 상기 본 발명의 목적을 달성하기 위해 본 발명은 버스트길이제어방법에 있어서, SDR/DDR 구별신호를 입력하는 제1과정과, 모드레지스터로부터 버스트길이신호가 발생하는 제2과정과, 상기 SDR/DDR 구별신호가 제1논리일 시에, 상기 버스트길이신호가 제1전송경로를 통해 출력되는 제3과정과, 상기 SDR/DDR 구별신호가 상기 제1논리와 상보적인 제2논리일 시에, 상기 버스트길이신호가 제2전송경로를 통해 출력되는 제4과정을 구비함을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.
도 1은 본 발명에 의한 버스트길이제어회로의 구성을 나타내는 회로도이다. 그 구성은, SDR/DDR 구별신호의 입력에 응답하여 버스트길이신호 bl1을 노드 N1으로 전송하는 제1스위치 TM1과, 상기 SDR/DDR 구별신호의 입력에 응답하여 버스트길이신호 bl2를 상기 노드 N1으로 전송하는 제2스위치 TM2와, 상기 SDR/DDR 구별신호의 입력에 응답하여 상기 버스트길이신호 bl2를 노드 N2로 전송하는 제3스위치 TM3과, 상기 SDR/DDR 구별신호의 입력에 응답하여 버스트길이신호 bl4를 상기 노드 N2로 전송하는 제4스위치 TM4와, 상기 SDR/DDR 구별신호의 입력에 응답하여 상기 버스트길이신호 bl4를 노드 N3으로 전송하는 제5스위치 TM5와, 상기 SDR/DDR 구별신호의 입력에 응답하여 버스트길이신호 bl8을 상기 노드 N3으로 전송하는 제6스위치 TM6과, 상기 SDR/DDR 구별신호의 입력에 응답하여 상기 버스트길이신호 bl8을 노드 N4로 전송하는 제7스위치 TM7로 구성된다.
상기 노드 N1으로부터 칩 내부의 버스트길이신호로 사용되는 sd_bl1이 출력되고, 상기 노드 N2로부터 칩 내부의 버스트길이신호로 사용되는 sd_bl2가 출력되고, 상기 노드 N3으로부터 칩 내부의 버스트길이신호로 사용되는 sd_bl4가 출력되고, 상기 노드 N4로부터 칩 내부의 버스트길이신호로 사용되는 sd_bl8이 출력된다.
상기 제1 내지 제7스위치(switch)들은, 각각 전송효율이 우수한 전송게이트(transmission gate)로 실시되었으며, 이들 전송게이트들은 상기 sdr/ddr 구별신호 및 인버터 INV를 통한 그 반전신호의 입력에 응답하여 동작된다.
이와 같은 구성에 따른 본 발명에 따른 버스트길이제어동작을 살펴보겠다.
먼저, 본 발명에 의한 도 1의 회로가 SDR SDRAM에 적용될 시에는,
이 때는 SDR/DDR구별신호 논리 "H(high)"로 입력된다. 이 때에는 전송게이트로 이루어진 스위치들에 있어서, TM1/TM3/TM5/TM7은 각각 턴-온(turn-on)되고, 스위치 TM2/TM4/TM6은 각각 턴-오프(turn-off)된다. 그래서 버스트길이신호 bl1은 스위치 TM1을 거쳐 노드 N1으로 연결되어 결과적으로 sd_bl1으로 출력된다. 그리고 버스트길이신호 bl2는 스위치 TM3을 거쳐 노드 N2로 연결되어 결과적으로 sd_bl2로 출력된다. 그리고 버스트길이신호 bl4은 스위치 TM5를 거쳐 노드 N3으로 연결되어 결과적으로 sd_bl4로 출력된다. 그리고 버스트길이신호 bl8은 스위치 TM7을거쳐 노드 N4로 연결되어 결과적으로 sd_bl8으로 출력된다. 여기서 잘 알려진 바와 같이 버스트길이신호는 온-칩(on-chip)상의 모드레지스터(Mode Register)에서 발생하게 된다.
즉, 이러한 과정을 통해 "bl1은 sd_bl1, bl2는 sd_bl2, bl4은 sd_bl4, bl8은 sd_bl8"로 연결되어 SDR에서의 버스트길이 제어과정을 수행하게 된다.
다음으로, 본 발명에 의한 도 1의 회로가 DDR SDRAM에 적용될 시에는,
이 때는 SDR/DDR구별신호 논리 "L(low)"로 입력된다. 이 때에는 전송게이트로 이루어진 스위치들에 있어서, TM1/TM3/TM5/TM7은 각각 턴-오프(turn-off)되고, 스위치 TM2/TM4/TM6은 각각 턴-온(turn-on)된다. 그래서 버스트길이신호 bl1의 연결은 차단되고, 버스트길이신호 bl2가 스위치 TM2를 거쳐 노드 N1으로 연결되어 결과적으로 sd_bl1으로 출력된다. 그리고 버스트길이신호 bl4은 스위치 TM4를 거쳐 노드 N2로 연결되어 결과적으로 sd_bl2로 출력된다. 그리고 버스트길이신호 bl8은 스위치 TM6을 거쳐 노드 N3으로 연결되어 결과적으로 sd_bl4로 출력된다.
즉, 이러한 과정을 통해 "bl2는 sd_bl1, bl4는 sd_bl2, bl8은 sd_bl4"로 연결되어 DDR에서의 버스트길이 제어과정을 수행하게 된다.
이러한 과정을 살펴보면, 칩의 SDR 또는 DDR로 사용되는 경우에, 모드레지스터(도시되지 않음)로부터 출력되는 버스트길이신호가 하나의 제어회로 내에서 서로 다른 전송경로를 통해 출력됨에 의해, SDR/DDR 모두에 적용가능한 구성으로 된다.
이러한 과정을 수행함에 의해, 칩이 SDR SDRAM으로 동작할 때에는 버스크길이만큼의 클록이 필요하게 되고, 칩이 DDR SDRAM으로 동작할 때에는 버스트길이의반(1/2) 만큼의 클록이 필요하게 된다.
한편, 본 발명에 의한 SDR/DDR 구별신호는, 메탈옵션(metal option)을 사용하여 선택적으로 발생시키는 방법을 사용하거나, 또는 퓨즈(fuse)회로를 이용하여 SDR/DDR로의 적용시 그 레벨을 달리하여 제어하는 방법이 있으며, 최근에 그 사용이 늘어난 앤티퓨즈(anti-fuse)를 사용하여 SDR/DDR 각각에 다른 상태의 신호를 출력하는 방법을 사용할 수도 있다.
이상에서 설명한 바와 같은 본 발명의 버스트길이제어회로는, 모드레지스터로부터 출력되는 버스트길이신호를 SDR/DDR 구별신호를 이용하여 그 전송경로(path)를 다르게 함으로써, SDR/DDR 혼용칩 설계시에 버스트길이제어회로를 하나만 사용할 수 있게 함으로서 칩의 회로구성을 간단화하고, 또한 부가적으로 그 제어신호의 수를 줄여주어 칩 면적을 작게 하는 효과가 있다.

Claims (4)

  1. 반도체메모리장치에 있어서,
    SDR/DDR 구별신호의 입력에 응답하여 제1버스트길이신호를 제1노드로 전송하는 제1스위치;
    상기 SDR/DDR 구별신호의 입력에 응답하여 제2버스트길이신호를 상기 제1노드로 전송하는 제2스위치;
    상기 SDR/DDR 구별신호의 입력에 응답하여 상기 제2버스트길이신호를 제2노드로 전송하는 제3스위치;
    상기 SDR/DDR 구별신호의 입력에 응답하여 제3버스트길이신호를 상기 제2노드로 전송하는 제4스위치;
    상기 SDR/DDR 구별신호의 입력에 응답하여 상기 제3버스트길이신호를 제3노드로 전송하는 제5스위치;
    상기 SDR/DDR 구별신호의 입력에 응답하여 제4버스트길이신호를 상기 제3노드로 전송하는 제6스위치; 및
    상기 SDR/DDR 구별신호의 입력에 응답하여 제4버스트길이신호를 제4노드로 전송하는 제7스위치
    를 구비함을 특징으로 하는 버스트길이제어회로.
  2. 제1항에 있어서,
    상기 제1 내지 제7 스위치는 각각 전송게이트로 구성됨을 특징으로 하는 버스트길이제어회로.
  3. 제1항에 있어서,
    SDR/DDR 구별신호는, 메탈옵션 또는 퓨즈회로 또는 앤티퓨즈회로 중 어느 하나에 의해 인에이블되는 신호임을 특징으로 하는 버스트길이제어회로.
  4. 반도체메모리장치의 버스트길이제어방법에 있어서,
    SDR/DDR 구별신호를 입력하는 제1과정;
    모드레지스터로부터 버스트길이신호가 발생하는 제2과정;
    상기 SDR/DDR 구별신호가 제1논리일 시에, 상기 버스트길이신호가 제1전송경로를 통해 출력되는 제3과정;
    상기 SDR/DDR 구별신호가 상기 제1논리와 상보적인 제2논리일 시에, 상기 버스트길이신호가 제2전송경로를 통해 출력되는 제4과정
    을 구비함을 특징으로 하는 버스트길이제어방법.
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* Cited by examiner, † Cited by third party
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