KR20030056247A - 폴리실리콘 박막트랜지스터의 제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 229920001296 polysiloxane Polymers 0.000 title 1
- 238000000034 method Methods 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 40
- 229920005591 polysilicon Polymers 0.000 claims abstract description 40
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 37
- 230000003197 catalytic effect Effects 0.000 claims abstract description 30
- 239000007769 metal material Substances 0.000 claims abstract description 27
- 239000003054 catalyst Substances 0.000 claims abstract description 22
- 238000000151 deposition Methods 0.000 claims abstract description 21
- 238000004544 sputter deposition Methods 0.000 claims abstract description 15
- 229910052751 metal Inorganic materials 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 86
- 238000002425 crystallisation Methods 0.000 claims description 29
- 230000008025 crystallization Effects 0.000 claims description 27
- 239000002923 metal particle Substances 0.000 claims description 21
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 16
- 230000008021 deposition Effects 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 10
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 239000002245 particle Substances 0.000 claims description 8
- 239000010408 film Substances 0.000 claims description 7
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 230000005684 electric field Effects 0.000 claims description 5
- 229910052786 argon Inorganic materials 0.000 claims description 4
- 239000011229 interlayer Substances 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 abstract 1
- 238000005137 deposition process Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000011241 protective layer Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- KMTYGNUPYSXKGJ-UHFFFAOYSA-N [Si+4].[Si+4].[Ni++] Chemical compound [Si+4].[Si+4].[Ni++] KMTYGNUPYSXKGJ-UHFFFAOYSA-N 0.000 description 1
- 238000001994 activation Methods 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000010406 cathode material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010828 elution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000013077 target material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Recrystallisation Techniques (AREA)
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Abstract
본 발명에서는, 비정질 실리콘층이 형성된 기판과; 촉매 금속물질로 이루어진 타깃(target)과, 상기 타깃과 대향되게 배치되며, 상기 타깃과 수직을 이루는 다수 개의 긴관 모양의 홀이 형성된 쉴드 마스크(shield mask)를 가지는 스퍼터링(sputtering) 장치를 구비하는 단계와; 상기 스퍼터링 장치내에서 상기 쉴드 마스크와 일정간격 대향되게 상기 기판을 안치시킨 후, 상기 쉴드 마스크를 거쳐 기판 상에 촉매 금속입자를 증착하는 단계와; 상기 촉매 금속입자를 결정화 촉매로 이용하여, 상기 비정질 실리콘층을 결정화하는 단계를 포함하는 폴리실리콘층의 제조방법을 제공하는 것을 특징으로 한다.
Description
본 발명은 액정표시장치에 관한 것으로, 특히 액정표시장치의 스위칭 소자인 폴리실리콘 박막트랜지스터의 제조방법에 관한 것이다.
일반적으로 폴리실리콘을 형성하기 위해서는 순수 비정질 실리콘(intrinsic amorphous silicon ; 이하, 비정질 실리콘(a-Si)으로 약칭함)을 소정의 방법 즉, 플라즈마 기상증착법(Plasma chemical vapor deposition)이나 LPCVD(Low pressure CVD) 방법으로 절연 기판에 500Å의 두께로 비정질 실리콘 막을 증착한 후, 이를 다시 결정화하는 방법을 사용했다. 결정화 방법은 다음과 같이 크게 세가지로 분류될 수 있다.
첫째, 레이저 열처리(laser annealing) 방법은 비정질 실리콘 박막이 증착된 기판에 레이저를 가해서 폴리실리콘을 성장하는 방법이다.
둘째, 고상 결정화(solid phase crystallization : 이하 SPC라 칭한다) 방법은 비정질 실리콘을 고온에서 장시간 열처리하여 폴리실리콘을 형성하는 방법이다.
셋째, 금속유도 결정화(metal induced crystallization : MIC) 방법은 비정질 실리콘 상에 금속을 증착하여 폴리실리콘을 형성하는 방법으로, 대면적의 유리기판을 사용할 수 있다.
첫번째 방법인 레이저 열처리는 현재 널리 연구되고 있는 폴리실리콘 형성 방법으로 비정질 실리콘이 증착된 기판에 레이저 에너지를 공급하여 상기 비정질실리콘을 용융상태로 만든 후 냉각에 의해 폴리실리콘을 형성하는 방법이다.
두번째 방법인 고상 결정화는 600℃ 이상의 고온을 견딜 수 있는 석영기판에 불순물의 확산을 방지하기 위해 소정의 두께로 완충층(buffer layer)을 형성하고, 상기 완충층 상에 비정질 실리콘을 증착한 후, 퍼니스에서 고온 장시간 열처리 하여 폴리실리콘을 얻는 방법으로, 전술한 바와 같이 상기 고상 결정화는 고온에서 장시간 수행되므로 원하는 폴리실리콘 상(phase)을 얻을 수 없으며, 그레인 성장 방향성이 불규칙하여 박막트랜지스터로의 응용시 폴리실리콘과 접속될 게이트 절연막이 불규칙하게 성장되어 소자의 항복전압이 낮아지는 문제점이 있고, 폴리실리콘의 입경(grain)의 크기가 심하게 불균일하여 소자의 전기적 특성을 저하시킬 뿐만 아니라, 고가의 석영기판을 사용해야 하는 문제점이 있다.
세번째 방법인 금속유도 결정화는 저가의 대면적 유리기판을 사용하여 폴리실리콘을 형성할 수 있으나, 상기 폴리실리콘 내부의 네트워크(network) 속에 금속의 잔류물이 존재할 가능성이 많기 때문에 막질의 신뢰성을 보장하기 힘들지만, 상기 MIC 방법을 새로이 응용하여, 결정화된 폴리실리콘을 박막트랜지스터 및 액정표시장치의 스위칭 소자에 응용하는 기술이 연구/개발되고 있다.
상기 MIC 방법을 좀더 개선한 결정화 방법은 MIC보다 기판 가열 온도를 낮추고 직류 고전압을 인가에 따른 전기장에 의해 비정질 실리콘을 결정실 실리콘으로 형성하는 전계 인가 금속 유도 결정화(Field Enhanced MIC : 이하, FE-MIC라 칭함) 방법이 있다.
이하, 첨부된 도면을 참조하여 비정질 실리콘 박막을 FE-MIC 방법에 의해 결정화한 후, 폴리실리콘 박막트랜지스터를 제작하는 공정을 살펴보면 다음과 같다.
도 1a 내지 도 1f는 종래의 폴리실리콘 박막트랜지스터의 제조 공정을 단계별로 나타낸 도면으로서, 상기 박막트랜지스터는 소스와 게이트가 한 평면 상에 놓이는 코플라나형(coplanar type)형 박막트랜지스터를 한 예로 하여 설명한다.
도 1a에서는, 기판(1) 상부에 제 1 절연물질 및 비정질 실리콘을 차례대로 증착한 후, 버퍼층(2) 및 비정질 실리콘층(4)을 각각 형성하는 단계이다. 이때, 상기 버퍼층(2)은 추후 공정에서 생성될 수 있는 기판(1) 내부의 알칼리 물질의 용출을 방지하기 위함이다.
다음, 상기 비정질 실리콘층(4) 상부에 연속으로 촉매 금속물질(5)을 미량 증착한다. 상기 촉매 금속물질(5)은 비정질 실리콘층(4)의 결정화 촉매로 이용되며, 주로 니켈(Ni)이 이용된다.
도 1b에서는, 상기 촉매 금속물질(5)에 전기장을 인가하여, 촉매 금속물질(5) 하부의 비정질 실리콘층(도 1a의 4)을 결정화하여 폴리실리콘층(6)으로 형성하는 단계이다.
도 1c에서는, 상기 폴리실리콘층(도 1b의 6)을 패터닝(patterning)하여 액티브층(8)으로 형성하는 단계이다.
상기 패터닝 공정으로는, 감광성 물질인 PR(photo resist)을 이용하여 노광, 현상, 식각하는 공정인 사진식각 공정(photolithography)이 이용된다.
다음, 도 1d에서는 상기 액티브층(8)의 중앙 상부에 제 2 절연물질, 제 1 금속물질을 차례대로 증착한 후, 게이트 절연막(10) 및 게이트 전극(12)으로 각각 형성한 후, 상기 게이트 전극(12)을 이온 스타퍼(Ion-stopper)역할을 하는 마스크로 하여, 노출된 액티브층(8)의 양측을 도핑처리하여 좌, 우 오믹 콘택층(9)으로 형성하여, 중앙부에 위치하는 액티브층(8) 및 좌, 우 오믹 콘택층(9)으로 이루어진 반도체층(14)을 구성하는 단계이다.
이때, 상기 이온 도핑 단계에서 이용하는 도펀트(dophant) 종류에 따라 전기적 특성이 달라지게 된다. 상기 도펀트가 B2H6등의 3족 원소가 도핑이 되면 P-형 반도체로, PH3등의 5족 원소가 도핑이 되면 N-형 반도체로서 동작을 하게 된다. 상기 도펀트는 반도체 소자의 사용 용도에 따라 적절한 선택이 요구된다. 상기 반도체층(14)을 구성하는 단계에서는 이온 도핑 공정 후 활성화 공정이 포함된다.
다음 도 1e에서는, 상기 게이트 전극(12) 및 좌, 우 오믹 콘택층(9) 및 버퍼층(2) 상부에 제 3 절연물질을 증착하여 좌, 우 오믹 콘택층(9)을 일부 노출시키는 제 1, 2 콘택홀(16a, 16b)을 가지는 층간 절연막(Inter layer insulator ; 18)을 형성하는 단계이다.
도 1f에서는 상기 제 1, 2 콘택홀(16a, 16b)을 통해 좌, 우 오믹 콘택층(9)과 연결되는 소스 및 드레인 전극(20, 22)을 각각 형성하는 단계와, 상기 소스 및 드레인 전극(20, 22) 상부에 상기 드레인 전극(22)을 일부 노출시키는 드레인 콘택홀(21)을 가지는 보호층(26)을 형성하는 단계와, 상기 보호층(26) 상부에 드레인 콘택홀(21)을 통해 드레인 전극(22)과 연결되는 투명 도전성 물질로 이루어진 화소 전극(28)을 형성하는 단계를 포함한다.
이와 같은 방법으로 폴리실리콘 박막트랜지스터를 포함하는 액정표시장치용 어레이 기판을 제작할 수 있다.
이러한 FE-MIC 방법에 의해 결정화된 폴리실리콘을 이용한 박막트랜지스터의 제조 공정에서는, 상기 도 1a 단계에서 비정질 실리콘층 상에 촉매 금속물질을 미량으로 전면에 고르게 증착하는 것이 결정화 특성을 좌우하게 된다.
한 예로, 상기 증착 공정은 스퍼터링(sputtering) 장치를 이용하여 이루어지는 것으로, 상기 스퍼터(sputter)의 원리는 진공속에 아르곤(Ar)같은 불활성 가스를 넣고 직류를 통하면, 음극에서 전자가 튀어나와 기체분자와 충돌한다.
충돌한 분자의 일부는 이온화가 되지만, 대부분은 이온화가 되지 못하고 여기되어 안정한 상태로 돌아가며, 전체적으로는 전기적인 중성을 띄는 플라즈마 상태로 변환한다.
이때, 상기 플라즈마속의 이온인 Ar+을 음전기의 힘으로 음극쪽에 가속시켜 음극물질인 타깃물질을 튀겨내어 기판 상으로 부착하게 만든다.
전술한 스퍼터링 장치를 이용한 증착 원리를 이용한 촉매 금속입자의 증착 공정에 대해서 도면을 참조하여 간략히 설명한다.
도 2는 종래의 FE-MIC 방법에 의한 결정화 공정에서의 촉매 금속입자의 증착 공정을 개략적으로 나타낸 도면이다.
도시한 바와 같이, 촉매 금속 물질 소스로 이루어진 타깃(220)과 기판(210)이 서로 대향되게 배치되어 있고, 미도시한 플라즈마 작용에 의해 타깃(220)으로부터 이탈된 스퍼터링 입자는 기판(210) 상에 증착되어 촉매 금속입자(222)를 이루게 된다.
이때, 상기 타깃(220)으로부터 이탈되는 스퍼터링 입자들은 일정한 방향성을 가지지 않기 때문에 기판(210) 전면에 고루게 분포시키는 것이 사실상 어렵다.
결정화 촉매 금속물질을 이용하여 비정질 실리콘층을 결정화하는 공정에서는, 매우 미량의 촉매 금속물질이 요구되나 실질적으로 증착 공정 중에 촉매 금속물질을 기판 전면에 미량으로 균일하게 증착시키는 것이 어렵다. 촉매 금속물질이 어떤 부분에 편중되게 증착되거나 또는, 과다하게 증착될 경우에는 결정화 특성이 나빠지고 더욱이, 결정화 공정 후 잔여 촉매 금속물질은 폴리실리콘을 퇴화시키는 문제점이 있다.
상기 문제점을 해결하기 위하여, 본 발명에서는 상기 촉매 금속물질을 증착하는 챔버내에, 소정의 수단을 구비하여 촉매 금속물질을 기판 전면에 걸쳐 미량으로 고르게 증착될 수 있도록 제어하여 전기적 특성이 향상된 박막트랜지스터를 제공하는 것을 목적으로 한다.
본 발명의 또 다른 목적으로는 촉매 금속물질을 비정질 실리콘층 상에 증착함에 있어서, 최소한 얇은 막으로 고르게 증착할 수 있도록 증착 챔버내에 스퍼터링 물질과 기판 사이에 증착률을 효과적으로 제어할 수 있는 쉴드 마스크(shield mask)을 제공하고자 한다.
도 1a 내지 도 1f는 종래의 폴리실리콘 박막트랜지스터의 제조 공정을 단계별로 나타낸 도면.
도 2는 종래의 FE-MIC 방법에 의한 결정화 공정에서의 촉매 금속입자의 증착 공정을 개략적으로 나타낸 도면.
도 3은 본 발명에 따른 FE-MIC 방법에 의한 결정화 공정에서의 촉매 금속입자의 증착 공정을 개략적으로 나타낸 도면.
도 4a 내지 4e는 본 발명에 따른 폴리실리콘 박막트랜지스터의 제조 공정을 단계별로 나타낸 도면.
<도면의 주요부분에 대한 부호의 설명>
500 : 절연 기판 510 : 버퍼층
512 : 비정질 실리콘층 514 : 타깃(target)
516 : 쉴드 마스크(shield mask) 518 : 홀(hole)
522 : 촉매 금속입자 VI : 쉴드 마스크 두께
상술한 목적을 달성하기 위해 본 발명의 하나의 특징에서는, 비정질 실리콘층이 형성된 기판과; 촉매 금속물질로 이루어진 타깃(target)과, 상기 타깃과 대향되게 배치되며, 상기 타깃과 수직을 이루는 다수 개의 긴관 모양의 홀이 형성된 쉴드 마스크(shield mask)를 가지는 스퍼터링(sputtering) 장치를 구비하는 단계와; 상기 스퍼터링 장치내에서 상기 쉴드 마스크와 일정간격 대향되게 상기 기판을 안치시킨 후, 상기 쉴드 마스크를 거쳐 기판 상에 촉매 금속입자를 증착하는 단계와; 상기 촉매 금속입자를 결정화 촉매로 이용하여, 상기 비정질 실리콘층을 결정화하는 단계를 포함하는 폴리실리콘층의 제조방법을 제공한다.
상기 기판과 비정질 실리콘층 사이에는 버퍼층을 포함하며, 상기 버퍼층은 실리콘 산화막(SiOx)으로 이루어진 것을 특징으로 한다.
그리고, 상기 촉매 금속물질은 니켈(Ni), 납(Pb), 코발트(Co) 중 어느 하나이며, 상기 촉매 금속입자는 상기 타깃으로부터 직진성을 가지고 이탈되는 스퍼터링 입자의 증착을 통해 이루어진 것을 특징으로 한다.
상기 비정질 실리콘층을 결정화 공정은, 열 에너지 및 전기장을 이용하는 FE-MIC(Field Enhanced Metal Induced Crystallization) 방법에 의한 것이며, 상기 촉매 금속입자를 증착하는 단계는, 아르곤(Ar), 질소(N2) 중 어느 한 반응 가스 분위기에서 이루어지는 것을 특징으로 한다.
그리고, 본 발명의 또 다른 특징에서는 전술한 폴리실리콘층의 제조방법을포함하는 박막트랜지스터의 제조방법을 제공한다.
상기 박막트랜지스터의 제조 단계에서는, 상기 폴리실리콘층을 액티브층으로 패터닝하는 단계와, 상기 액티브층 중앙부에 게이트 절연막, 게이트 전극을 차례대로 형성하는 단계와, 상기 게이트 전극을 이온 스타퍼(ion-stopper)로 이용하여 액티브층의 양측 노출부를 이온 도핑하여 제 1, 2 오믹 콘택층으로 이용하는 단계와, 상기 제 1, 2 오믹 콘택층의 일부를 노출시키는 제 1, 2 콘택홀을 가지는 층간 절연층을 형성하는 단계와; 상기 제 1, 2 콘택홀을 통해 제 1, 2 오믹 콘택층과 연결되는 소스 및 드레인 전극을 각각 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명한다.
도 3은 본 발명에 따른 FE-MIC 방법에 의한 결정화 공정에서의 촉매 금속입자의 증착 공정을 개략적으로 나타낸 도면이다.
도시한 바와 같이, 기판(310)과 타깃(320)이 서로 대향되게 배치되어 있고, 기판(310)과 타깃(320) 사이에 쉴드 마스크(330)가 개재된 구조에서, 쉴드 마스크(330)는 일정두께 두껍게 형성되어 있고, 이러한 쉴드 마스크(330) 내부에 다수 개의 홀(332)이 구성됨에 있어서 각각의 홀(332)들은 쉴드 마스크(330)가 가지는 두께에 의해 긴관 형상(IV)을 가지는 것을 특징으로 한다.
상기 쉴드 마스크(330)를 개재한 상태에서, 증착 공정을 진행하게 되면 타깃(320)으로부터 직진성을 가지는 스퍼터링 입자(322)만이 쉴드 마스크(330)를 통과하여 기판(310) 상에 증착될 수 있고, 비직진성을 가지는 스퍼터링 입자는 쉴드 마스크(330)의 홀(332) 내벽에 부딪쳐 기판(310) 상에 도달하지 못하게 된다.
더욱이, 상기 쉴드 마스크(330)에는 긴관 형상의 홀(332)을 서로 일정간격 이격되게 구비함에 따라, 이러한 홀(332)을 통과하여 기판(310)에 증착되는 촉매 금속입자를 미량으로 고르게 증착할 수 있다.
그리고, 상기 증착 공정예와 달리 타깃과 기판을 상, 하 배치구조로 하여 증착하는 공정으로 진행해도 무방하다.
이와 같이, 본 발명에 따른 쉴드 마스크를 거쳐 촉매 금속물질을 기판 상에 증착하게 되면, 결정화 공정 후 잔여 금속물질을 최소화할 수 있어 잔여 금속물질에 의한 폴리실리콘의 퇴화 현상을 방지할 수 있게 된다.
도 4a 내지 4e는 본 발명에 따른 폴리실리콘 박막트랜지스터의 제조 공정을 단계별로 나타낸 도면으로서, 촉매 금속물질의 증착 단계를 중심으로 설명한다.
도 4a에서는, 기판 상부에 제 1 절연물질, 비정질 실리콘을 차례대로 증착하여, 버퍼층(510), 비정질 실리콘층(512)을 각각 형성하는 단계이다.
상기 제 1 절연물질은 실리콘 절연물질에서 선택되며, 바람직하기로는 실리콘 산화막(SiOx)으로 하는 것이다.
도 4b에서는, 상기 비정질 실리콘층(512) 상부에 촉매 금속입자(514)을 증착하는 단계로서, 이 단계에서는 일정 두께(VI)를 가지는 쉴드 마스크(516)내에 형성된 다수 개의 긴관 형상의 홀(518)이 서로 일정간격을 유지하며 구성되어 있어 상기 타깃(514)으로부터 여러 방향으로 이탈된 다수 개의 스퍼터링 입자중 직진성을 가지는 스퍼터링 입자만이 비정질 실리콘층(512) 상에 증착되어 촉매 금속입자(522)로 이용된다.
상기 촉매 금속입자(522)를 이루는 물질은 니켈(Ni), 납(Pb), 코발트(Co) 중 어느 하나에서 선택되는 것이 바람직하다.
도면으로 제시하지 않았지만, 상기 증착 단계는 스퍼터링 장치를 이용하여 이루어지며, 아르곤(Ar), 질소(N2) 중 어느 한 반응 가스 분위기에서 스퍼터하는 것이 바람직하다.
도 4c에서는, 상기 촉매 금속입자(522)가 형성된 기판에 전기장을 인가하여, 전기장에 의한 촉매 금속입자(522) 상의 이동에 따라 결정화를 유도하여 비정질 실리콘층(도 4a의 512)을 폴리실리콘층(524)으로 결정화하는 단계이다.
좀 더 상세히 설명하면, 한 예로 촉매 금속입자(522)가 니켈로 이루어진 경우, 니켈과 실리콘이 결정화 단계에서 결정핵으로 작용하는 니켈 실리사이드(NiSi2)를 형성하게 되어, 니켈 실리사이드가 결정화 촉매로 이용된다.
도 4d에서는, 상기 폴리실리콘층(524)을 패터닝하여 액티브층(526)으로 형성하는 단계이다.
도 4e에서는 상기 액티브층(526)을 포함하는 박막트랜지스터 및 화소 전극을 형성하는 단계이다.
이 단계에서는, 상기 액티브층(526) 중앙부에 게이트 절연막(531), 게이트 전극(532)을 차례대로 형성하는 단계와, 상기 게이트 전극(532)을 이온 스타퍼(ion-stopper)로 이용하여 액티브층(526)의 양측 노출부를 이온 도핑하여 제 1, 2 오믹 콘택층(528a, 528b)으로 형성하여, 액티브층(526), 제 1, 2 오믹콘택층(528a, 528b)으로 구성되는 반도체층(530)을 완성하는 단계와, 상기 제 1, 2 오믹 콘택층(528a, 528b)의 일부를 노출시키는 제 1, 2 콘택홀(미도시)을 가지는 층간 절연층(532)을 형성하는 단계와; 상기 제 1, 2 콘택홀을 통해 제 1, 2 오믹 콘택층(528a, 528b)과 연결되는 소스 및 드레인 전극(536, 538)을 각각 형성하는 단계와; 상기 드레인 전극(538)을 일부 노출시키는 드레인 콘택홀(540)을 가지는 보호층(542)을 형성하는 단계와; 상기 드레인 콘택홀(540)을 통해 드레인 전극(538)과 연결되는 화소 전극(544)을 형성하는 단계를 포함한다.
그러나, 본 발명은 상기 실시예로 한정되지 않고 본 발명의 취지에 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.
예를 들어, 상기 코플라형 박막트랜지스터외에도 역 스태거드형(inverted staggered type) 박막트랜지스터와 같은 하부 게이트(bottom gate)방식에 적용할 수도 있으며, 상기 결정화 공정에서는 FE-MIC 방법 이외에 MIC 또는 MILC 방법을 적용할 수도 있다.
이상과 같이, 본 발명에 따른 쉴드 마스크를 개재한 상태에서 촉매 금속물질을 비정질 실리콘층 상에 증착한 후, 결정화 공정을 진행하게 되면 다음과 같은 효과를 가진다.
첫째, 촉매 금속물질의 증착량의 최소화하면서 고르게 기판 상에 증착할 수 있어, 신뢰성이 높으며 안정적인 결정화 공정을 진행할 수 있다.
둘째, 결정화 공정 후 잔여 금속물질을 최소화하여 폴리실리콘의 퇴화를 방지할 수 있다.
셋째, 전기적 특성이 향상된 박막트랜지스터를 제공할 수 있다.
Claims (9)
- 비정질 실리콘층이 형성된 기판과;촉매 금속물질로 이루어진 타깃(target)과, 상기 타깃과 대향되게 배치되며, 상기 타깃과 수직을 이루는 다수 개의 긴관 모양의 홀이 형성된 쉴드 마스크(shield mask)를 가지는 스퍼터링(sputtering) 장치를 구비하는 단계와;상기 스퍼터링 장치내에서 상기 쉴드 마스크와 일정간격 대향되게 상기 기판을 안치시킨 후, 상기 쉴드 마스크를 거쳐 기판 상에 촉매 금속입자를 증착하는 단계와;상기 촉매 금속입자를 결정화 촉매로 이용하여, 상기 비정질 실리콘층을 결정화하는 단계를 포함하는 폴리실리콘층의 제조방법.
- 제 1 항에 있어서,상기 기판과 비정질 실리콘층 사이에는 버퍼층을 포함하는 폴리실리콘층의 제조방법.
- 제 1 항에 있어서,상기 버퍼층은 실리콘 산화막(SiOx)으로 이루어진 폴리실리콘층의 제조방법.
- 제 1 항에 있어서,상기 촉매 금속물질은 니켈(Ni), 납(Pb), 코발트(Co) 중 어느 하나인 폴리실리콘층의 제조방법.
- 제 1 항에 있어서,상기 촉매 금속입자는 상기 타깃으로부터 직진성을 가지고 이탈되는 스퍼터링 입자의 증착을 통해 이루어진 것인 폴리실리콘층의 제조방법.
- 제 1 항에 있어서,상기 비정질 실리콘층을 결정화 공정은, 열 에너지 및 전기장을 이용하는 FE-MIC(Field Enhanced Metal Induced Crystallization) 방법에 의한 것인 폴리실리콘층의 제조방법.
- 제 1 항에 있어서,상기 촉매 금속입자를 증착하는 단계는, 아르곤(Ar), 질소(N2) 중 어느 한 반응 가스 분위기에서 이루어지는 폴리실리콘층의 제조방법.
- 제 1 항에 의한 폴리실리콘층의 제조방법을 포함하는 박막트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 박막트랜지스터의 제조 단계에서는, 상기 폴리실리콘층을 액티브층으로 패터닝하는 단계와, 상기 액티브층 중앙부에 게이트 절연막, 게이트 전극을 차례대로 형성하는 단계와, 상기 게이트 전극을 이온 스타퍼(ion-stopper)로 이용하여 액티브층의 양측 노출부를 이온 도핑하여 제 1, 2 오믹 콘택층으로 이용하는 단계와, 상기 제 1, 2 오믹 콘택층의 일부를 노출시키는 제 1, 2 콘택홀을 가지는 층간 절연층을 형성하는 단계와; 상기 제 1, 2 콘택홀을 통해 제 1, 2 오믹 콘택층과 연결되는 소스 및 드레인 전극을 각각 형성하는 단계를 포함하는 박막트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0086422A KR100466962B1 (ko) | 2001-12-27 | 2001-12-27 | 폴리실리콘 박막트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0086422A KR100466962B1 (ko) | 2001-12-27 | 2001-12-27 | 폴리실리콘 박막트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030056247A true KR20030056247A (ko) | 2003-07-04 |
| KR100466962B1 KR100466962B1 (ko) | 2005-01-24 |
Family
ID=32214457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0086422A KR100466962B1 (ko) | 2001-12-27 | 2001-12-27 | 폴리실리콘 박막트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100466962B1 (ko) |
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| US9034156B2 (en) | 2009-11-24 | 2015-05-19 | Samsung Display Co., Ltd. | Sputtering apparatus |
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| Publication number | Publication date |
|---|---|
| KR100466962B1 (ko) | 2005-01-24 |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20141230 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20151228 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20161214 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20171218 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20181226 Year of fee payment: 15 |