KR20030053169A - Method for forming salicide of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 기판의 손상없이 살리사이드 형성 지역을 제어할 수 있도록하여 살리사이드층의 열적 안정성 및 소자의 동작 특성을 높일 수 있도록한 반도체 소자의 살리사이드 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the manufacture of semiconductor devices, and more particularly, to a method for forming a salicide of a semiconductor device, which enables to control the region of salicide formation without damaging the substrate, thereby improving the thermal stability of the salicide layer and the operating characteristics of the device. It is about.
일반적으로 고속의 반도체 소자를 구성하기 위하여 게이트 전극과 소오스/드레인 영역의 면저항과 콘택 저항을 감소시켜야 한다.In general, in order to form a high-speed semiconductor device, the sheet resistance and the contact resistance of the gate electrode and the source / drain regions should be reduced.
이를 위하여, 게이트 전극과 소오스/드레인 영역에만 선택적으로 비저항이 낮은 실리사이드(silicide)를 형성시키는 살리사이드 공정이 널리 사용되고 있다.For this purpose, a salicide process for forming silicide with low resistivity selectively in the gate electrode and the source / drain regions is widely used.
특히 1G 이상의 DRAM 또는 로직(logic) 및 통합 메모리 로직(Merged Memory Logic; MML) 소자 등의 게이트 특성을 향상시키기 위해 살리사이드 게이트 공정이 많이 적용되고 있다.In particular, salicide gate processes have been widely applied to improve gate characteristics of 1G DRAM or more logic and integrated memory logic (MML) devices.
이하, 첨부된 도면을 참고하여 종래 기술의 살리사이드 형성에 관하여 설명하면 다음과 같다.Hereinafter, a salicide formation according to the related art will be described with reference to the accompanying drawings.
도 1a내지 도 1d는 일반적인 살리사이드 형성을 위한 공정 단면도이다.1A-1D are cross-sectional views of a process for forming a common salicide.
도 1a에서와 같이, 반도체 기판(11)의 소자 격리 영역에 필드 산화막(12)을 성장시킨 후 반도체 기판(11)의 액티브 영역에 게이트 산화막(13)을 형성한다.As shown in FIG. 1A, the field oxide film 12 is grown in the device isolation region of the semiconductor substrate 11, and then the gate oxide film 13 is formed in the active region of the semiconductor substrate 11.
이어, 게이트 산화막(13) 상부에 폴리실리콘층을 형성한후 선택적으로 패터닝하여 게이트 전극(14)을 형성한다.Subsequently, a polysilicon layer is formed on the gate oxide layer 13 and then selectively patterned to form the gate electrode 14.
그리고 상기 게이트 전극(14)을 마스크로 하여 반도체 기판(11)의 표면내에 불순물 이온을 주입하여 LDD(Lightly Doped Drain)영역을 형성하기 위한 저농도 불순물 영역(15)을 형성한다.In addition, the impurity ions are implanted into the surface of the semiconductor substrate 11 using the gate electrode 14 as a mask to form a low concentration impurity region 15 for forming a lightly doped drain (LDD) region.
이어, 도 1b에서와 같이, 상기의 게이트 전극(14) 및 저농도 불순물영역(15)을 포함하는 전면에 측벽 형성용 물질층을 증착하고 이방성 식각 공정으로 게이트 전극(14)의 측면에 게이트 측벽(16)을 형성한다.Subsequently, as shown in FIG. 1B, a material layer for forming sidewalls is deposited on the entire surface including the gate electrode 14 and the low concentration impurity region 15, and the gate sidewalls are formed on the side of the gate electrode 14 by an anisotropic etching process. 16).
그리고 상기 게이트 측벽(16)을 포함하는 전면에 불순물 이온을 주입하여 게이트 전극(14) 양측의 액티브 표면내에 소오스/드레인 영역(17)을 형성한다.Impurity ions are implanted into the entire surface including the gate sidewall 16 to form source / drain regions 17 in active surfaces on both sides of the gate electrode 14.
이어, 도 1c에서와 같이, 전면에 고융점 금속 예를들면, Co, Ti등의 물질을 증착하여 실리사이드 형성용 물질층(18)을 형성한다.Subsequently, as illustrated in FIG. 1C, a material of high melting point metal such as Co and Ti is deposited on the entire surface to form a silicide forming material layer 18.
그리고 도 1d에서와 같이, 상기 실리사이드 형성용 물질층(18)을 열처리 공정으로 실리사이드화하여 액티브 표면 및 게이트 전극(14)의 상면에 살리사이드층(19)을 형성하고, 미반응의 실리사이드 형성용 물질층(18)을 제거한다.As shown in FIG. 1D, the silicide forming material layer 18 is silicided to form a salicide layer 19 on the active surface and the top surface of the gate electrode 14, thereby forming unreacted silicide. The material layer 18 is removed.
이와 같은 실리사이드 공정시에 열처리등의 공정 조건에 의해 살리사이드층이 불균일하게 형성되거나 뭉침 현상(agglomerate)이 발생될 수 있다.In the silicide process, the salicide layer may be unevenly formed or agglomerated due to process conditions such as heat treatment.
이와 같이 불균일하게 형성된 실리사이드는 소자 결함 또는 필드 산화막에서의 누설 전류 등의 문제를 야기한다.The non-uniformly formed silicide causes problems such as device defects or leakage currents in the field oxide film.
그러나 이와 같은 종래 기술의 선택적인 살리사이드 형성 공정에 있어서는 다음과 같은 문제점이 있다.However, such a selective salicide forming process of the prior art has the following problems.
종래 기술에서는 특정 영역에 살리사이드층이 형성되지 않도록 하기 위하여 전면에 산화막을 증착한후에 리소그래피 기술과 건식 식각 공정을 이용하여 선택 지역에만 산화막을 남김으로써 살리사이드 공정시의 방어막이 되도록 하였다.In the prior art, after the oxide film is deposited on the entire surface in order to prevent the formation of the salicide layer in a specific region, the oxide film is left in the selected area by using a lithography technique and a dry etching process to form a protective film during the salicide process.
하지만 이와 같은 건식 식각 공정에 의해 실리콘 표면이 탄소나 불화물등에 의해 오염되는 문제가 발생하여 결국에는 살리사이드층의 열안정성이 저하되는 문제가 발생한다.However, such a dry etching process causes the silicon surface to be contaminated by carbon or fluoride, resulting in a problem of lowering the thermal stability of the salicide layer.
또한, 건식 식각 공정에 의해 실리콘 표면이 과식각되어 접합 깊이가 낮아지는 등의 접합 누설 전류 문제도 일으킨다.In addition, the dry etching process also causes a problem of junction leakage current such as overetching the silicon surface to lower the junction depth.
또한, 살리사이드층이 형성되지 않는 지역이 해당 트랜지스터의 게이트 및 소오스/드레인 영역으로, 소오스/드레인 영역에 살리사이드층이 형성되지 않음으로 하여 정전방지 특성은 확보할 수 있으나, 게이트까지 살리사이드층이 형성되지 않아 게이트 저항의 증가를 가져와 소자의 동작 특성을 저하시킨다.In addition, the region in which the salicide layer is not formed is a gate and a source / drain region of the transistor, and the salicide layer is not formed in the source / drain region, thereby ensuring an antistatic property. This is not formed, resulting in an increase in the gate resistance, thereby lowering the operating characteristics of the device.
본 발명은 이와 같은 종래 기술의 살리사이드 형성 공정의 문제를 해결하기 위한 것으로, 기판의 손상없이 살리사이드 형성 지역을 제어할 수 있도록 하여 살리사이드층의 열적 안정성 및 소자의 동작 특성을 높일 수 있도록한 반도체 소자의 살리사이드 형성 방법을 제공하는데 그 목적이 있다.The present invention is to solve the problems of the prior art salicide forming process, and to control the salicide forming region without damaging the substrate to improve the thermal stability of the salicide layer and the operating characteristics of the device It is an object of the present invention to provide a method for forming a salicide of a semiconductor device.
도 1a내지 도 1d는 일반적인 살리사이드 형성을 위한 공정 단면도1A-1D are cross-sectional views of a process for forming a common salicide
도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 살리사이드 형성 공정을 위한 공정 단면도2A to 2F are cross-sectional views for a salicide forming process of a semiconductor device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21. 반도체 기판 22. 소자 격리층21. Semiconductor substrate 22. Device isolation layer
23. 게이트 산화막 24. 게이트 전극23. Gate oxide 24. Gate electrode
25. 게이트 측벽 26. 소오스/드레인25. Gate Sidewalls 26. Source / Drain
27. 방지막 형성용 물질층 27a. 1차 패터닝 방지막27. Material layer for preventing film formation 27a. Primary patterning prevention film
27b.2차 패터닝 방지막 28. 평탄화 공정용 포토레지스트27b.Secondary patterning prevention film 28. Photoresist for planarization process
28a. 평탄화 포토레지스트 패턴층 29. 살리사이드층28a. Planarization photoresist pattern layer 29. salicide layer
30. 평탄화 절연막30. Planarization insulating film
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 살리사이드 형성 방법은 반도체 기판에 게이트 전극 및 소오스/드레인을 갖는 트랜지스터들을 형성하는 단계;살리사이드 방지 영역에 1차 패터닝 방지막을 형성하고 전면에 희생 평탄화층을 형성하는 단계;상기 희생 평탄화층 및 1차 패터닝 방지막을 동시에 폴리싱하여 해당 영역의 게이트 전극 상면이 노출되도록 희생 평탄화 패턴층 및 2차 패터닝 방지막을 형성하는 단계;상기 희생 평탄화 패턴층을 제거한후 전면에 살리사이드 형성용 금속층을 형성하고 1차 열처리후에 미반응 금속층을 제거한후 2차 열처리 공정으로 살리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, a method of forming a salicide of a semiconductor device may include forming transistors having a gate electrode and a source / drain in a semiconductor substrate; Forming a sacrificial planarization layer; and simultaneously polishing the sacrificial planarization layer and the primary patterning prevention layer to form a sacrificial planarization pattern layer and a second patterning prevention layer to expose the upper surface of the gate electrode of the corresponding region; Forming a salicide metal layer on the entire surface after removal and removing the unreacted metal layer after the first heat treatment, and then forming a salicide layer by a second heat treatment process.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 살리사이드 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a salicide forming method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 살리사이드 형성 공정을 위한 공정 단면도이다.2A to 2F are cross-sectional views for a salicide forming process of a semiconductor device according to the present invention.
본 발명은 산화막 건식 식각 공정에 의해 오염이 발생하는 문제를 해결하기 위하여 포토레지스트를 이용한 CMP 공정을 이용하는 것으로 게이트에는 살리사이드층을 형성하고, 소오스/드레인에는 살리사이드층이 형성되지 않도록 하는 것이다.The present invention uses a CMP process using a photoresist in order to solve the problem of contamination caused by an oxide dry etching process, so that a salicide layer is formed on the gate and the salicide layer is not formed on the source / drain.
제조 공정은 먼저, 도 2a에서와 같이, 반도체 기판(21)상에 트렌치 형성을 위한 절연막(도면에 도시하지 않음)을 형성하고 선택적으로 패터닝하여 소자 격리 영역을 오픈시킨다.In the manufacturing process, first, as shown in FIG. 2A, an insulating film (not shown) for forming trenches is formed on the semiconductor substrate 21 and selectively patterned to open the device isolation region.
이어, 패터닝된 절연막 패턴을 이용하여 노출된 반도체 기판(21)을 선택적으로 일정 깊이 식각하여 트렌치를 형성하고, 절연 물질을 트렌치내에 매립한후 평탄화하여 소자 격리층(22)을 형성한다.Subsequently, the exposed semiconductor substrate 21 is selectively etched to a predetermined depth using the patterned insulating layer pattern to form a trench, and the device isolation layer 22 is formed by filling an insulating material in the trench and then planarizing it.
그리고 전면에 산화막,게이트 형성용 물질층을 차례로 형성하고 선택적으로 패터닝하여 게이트 산화막(23),게이트 전극(24)층을 형성한다.An oxide film and a gate forming material layer are sequentially formed on the entire surface, and then selectively patterned to form a gate oxide film 23 and a gate electrode 24 layer.
이어, 상기 게이트 전극(24)을 마스크로 하여 노출된 반도체 기판(21)의 표면내에 저농도 불순물 영역을 주입하여 LDD(Lightly Doped Drain) 영역을 형성한다.Subsequently, a lightly doped drain (LDD) region is formed by implanting a low concentration impurity region into the exposed surface of the semiconductor substrate 21 using the gate electrode 24 as a mask.
그리고 전면에 게이트 측벽 형성용 물질층을 형성한후 이방성 식각하여 게이트 측벽(25)을 형성한후 노출된 반도체 기판(21)의 표면내에 불순물 이온 주입 및 열처리에 의한 확산 공정으로 소오스/드레인 영역(26)을 형성한다.After forming the gate sidewall forming material layer on the front surface, anisotropic etching is performed to form the gate sidewall 25, and then source / drain regions may be diffused by impurity ion implantation and heat treatment in the exposed surface of the semiconductor substrate 21. 26).
이어, 도 2b에서와 같이, 트랜지스터들이 형성된 전면에 방지막 형성용 물질층(27)을 산화막 또는 질화막을 사용하여 200 ~ 1000Å의 두께로 형성한다.Subsequently, as shown in FIG. 2B, an anti-film forming material layer 27 is formed on the entire surface where the transistors are formed to have a thickness of 200 to 1000 하여 using an oxide film or a nitride film.
그리고 도 2c에서와 같이, 포토레지스트를 도포하고 선택적으로 노광 및 현상하여 살리사이드 방지 영역(28)상에 포토레지스트 패턴(도면에 도시하지 않음)을 형성한후 노출된 방지막 형성용 물질층(27)을 선택적으로 식각하여 1차 패터닝 방지막(27a)을 형성한다.As shown in FIG. 2C, the photoresist is applied, selectively exposed and developed to form a photoresist pattern (not shown) on the salicide prevention region 28, and then the exposed anti-layer material layer 27. ) Is selectively etched to form a primary patterning prevention film 27a.
여기서, 1차 패터닝 방지막(27a)은 해당 트랜지스터의 게이트 및 소오스/드레인 영역을 포함하는 상측에 형성된다.Here, the primary patterning prevention layer 27a is formed on the upper side including the gate and the source / drain regions of the transistor.
이어, 도 2d에서와 같이, 전면에 희생 평탄화층으로 평탄화 공정용 포토레지스트(28)를 도포하고 도 2e에서와 같이, 상기 평탄화 공정용 포토레지스트(28) 및 1차 패터닝 방지막(27a)을 CMP(Chemical Mechanical Polishing) 공정으로 평탄화하여 게이트 전극(24)의 상면을 노출시켜 평탄화 포토레지스트 패턴층(28a) 및 2차 패터닝 방지막(27b)을 형성한다.Next, as shown in FIG. 2D, the planarization process photoresist 28 is applied to the entire surface with a sacrificial planarization layer, and as shown in FIG. 2E, the planarization process photoresist 28 and the primary patterning prevention layer 27a are CMP. The planarization photoresist pattern layer 28a and the secondary patterning prevention film 27b are formed by planarizing by a chemical mechanical polishing process to expose the top surface of the gate electrode 24.
그리고 도 2f에서와 같이, 2차 패터닝 방지막(27b) 형성시에 사용된 평탄화 포토레지스트 패턴층(28a)을 제거한다.2F, the planarization photoresist pattern layer 28a used at the time of forming the secondary patterning prevention film 27b is removed.
그리고 전면에 살리사이드층을 형성하기 위한 금속층, 예를들면, 티타늄,코발트,니켈등의 금속을 증착하고 1차 열처리 공정후에 미반응 금속층을 제거한다.A metal layer for forming a salicide layer on the front surface is deposited, for example, a metal such as titanium, cobalt, or nickel, and an unreacted metal layer is removed after the first heat treatment process.
이어, 2차 열처리 공정으로 2차 패터닝 방지막(27b)이 형성된 소오스/드레인 영역을 제외한 다른 소오스/드레인 영역의 표면 및 게이트 전극의 표면에 살리사이드층(29)을 형성한다.Subsequently, the salicide layer 29 is formed on the surfaces of the source / drain regions other than the source / drain regions on which the secondary patterning prevention layer 27b is formed and on the surfaces of the gate electrodes by the second heat treatment process.
그리고 전면에 평탄화 절연막(30)을 형성하고 후속 공정을 진행한다.Then, the planarization insulating film 30 is formed on the entire surface and the subsequent process is performed.
이와 같은 본 발명에 따른 반도체 소자의 살리사이드 형성 방법은 다음과 같은 효과가 있다.The salicide formation method of the semiconductor device according to the present invention has the following effects.
본 발명은 선택 지역에 방지막 형성후에 희생 평탄화층을 이용한 CMP 공정으로 해당 영역의 게이트를 노출시킨후에 살리사이드 공정을 진행하므로 식각시의 오염에 의한 살리사이드층의 열적 안정성의 저하를 방지한다.According to the present invention, the salicide process is performed after exposing the gate of the region by the CMP process using the sacrificial planarization layer after forming the barrier layer in the selected region, thereby preventing the lowering of the thermal stability of the salicide layer due to contamination during etching.
이는 산화막의 건식 식각시에 발생하는 접합 깊이가 낮아지는 문제를 해결하여 소자의 동작 특성을 향상시킬 수 있다.This solves the problem of lowering the junction depth generated during dry etching of the oxide film, thereby improving the operating characteristics of the device.
또한, 살리사이드 방지 영역의 게이트에는 살리사이드층이 형성되도록 하여 게이트 저항을 줄일 수 있으므로 소자의 동작 속도를 높일 수 있다.In addition, since the salicide layer is formed in the gate of the salicide prevention region, the gate resistance can be reduced, thereby increasing the operation speed of the device.
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| KR1020010083223A KR20030053169A (en) | 2001-12-22 | 2001-12-22 | Method for forming salicide of semiconductor device |
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- 2001-12-22 KR KR1020010083223A patent/KR20030053169A/en not_active Application Discontinuation
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