KR100592769B1 - Transistor for a semiconductor device and fabricating method theheof - Google Patents

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Abstract

리버스 폴리 마스크(reverse poly mask)를 이용하여 액티브 영역을 식각하여 게이트를 형성하는 반도체 디바이스의 트랜지스터와 그의 제조 방법에 관한 것이며, 트랜지스터는 트랜치 사이의 각 웰 영역의 게이트 영역 양측면에 스페이서가 형성되고, 상기 스페이서의 타측면과 게이트 영역의 하면에 산화막을 두고 게이트 폴리가 상감되어 형성되며, 게이트 폴리의 양측으로 소스 영역과 드레인 영역이 형성된다. 따라서, 반도체 디바이스의 트랜지스터는 제조 장비의 한계를 극복하여 미세한 게이트 전극을 가질 수 있다.The present invention relates to a transistor of a semiconductor device that forms a gate by etching an active region using a reverse poly mask, and a method of manufacturing the transistor, the transistor having spacers formed on both sides of the gate region of each well region between trenches, The gate poly is inlaid with the oxide film on the other side of the spacer and the lower surface of the gate region, and source and drain regions are formed on both sides of the gate poly. Thus, transistors in semiconductor devices can have fine gate electrodes that overcome the limitations of manufacturing equipment.

Description

반도체 디바이스의 트랜지스터 및 그 제조 방법{Transistor for a semiconductor device and fabricating method theheof}Transistor for semiconductor device and fabrication method theheof

도 1 내지 도 10은 본 발명에 따른 반도체 디바이스의 트랜지스터 및 그 제조 방법의 바람직한 실시예를 나타내는 공정도1 to 10 are process drawings showing a preferred embodiment of a transistor of a semiconductor device and a method of manufacturing the same according to the present invention.

본 발명은 반도체 디바이스의 트랜지스터에 관한 것으로서, 보다 상세하게는 리버스 폴리 마스크(reverse poly mask)를 이용하여 액티브 영역을 식각하여 게이트를 형성함에 따라서 제조 장비의 한계를 극복하여 미세한 게이트 전극을 갖도록 메모리 소자를 형성시키는 반도체 디바이스의 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor of a semiconductor device, and more particularly, to form a gate by etching an active region using a reverse poly mask to overcome the limitations of manufacturing equipment and to have a fine gate electrode. The present invention relates to a transistor of a semiconductor device for forming a semiconductor and a method of manufacturing the same.

반도체 기술이 발전함에 따라서 고집적화를 위하여 메모리 소자의 크기가 점점 작아지며, 메모리 소자는 크기가 미세화됨에 따라서 펀칭드루(punchthrough) 및 쇼트 채널 이펙트(short channel effect)의 문제점을 갖는다.As semiconductor technology advances, the size of a memory device becomes smaller and smaller for high integration, and as the size of the memory device becomes smaller, there are problems of punchthrough and short channel effects.

그러므로, 메모리 소자는 상기한 문제점을 해결하면서 특성을 개선시키기 위하여 샬로우 정션(Shallow junction)을 형성하는 것이 필요하다. Therefore, the memory element needs to form a shallow junction in order to improve the characteristics while solving the above problems.

그러나, 현재의 반도체 공정 기술은 게이트 채널과 소스/드레인 영역이 수평선 상에 형성되므로 현재의 이온주입 장비로서 샬로우 정션을 형성하는 것은 한계가 있다. 또한 정션 깊이(junction depth)가 감소하면서 소스/드레인 영역의 시트(sheet) 레지스턴스와 컨택(contact) 레지스턴스 등을 포함하는 파라시틱(parasitic) 레지스턴스가 점점 커지므로, 메모리 소자는 정상적으로 동작되지 않는다.However, current semiconductor process technology has limitations in forming shallow junctions as current ion implantation equipment since gate channels and source / drain regions are formed on the horizontal line. Also, as the junction depth decreases, the parasitic resistance including the sheet resistance and the contact resistance of the source / drain region becomes larger, and thus the memory device does not operate normally.

상술한 문제점을 해결하기 위하여 소스/드레인 영역과 게이트 영역에 저저항의 실리사이드(silcide)를 형성시키는 기술이 이용되고 있다. 그러나, 기존의 메모리 소자 제조 방법은 이미 형성된 정션의 고 농도로 도핑된 실리콘 영역을 다량 소모하며, 국부적으로 정션 스파킹(junction spiking)을 일으킬 수 있는 불균일한 실리사이드와 실리콘 기판 계면 형성으로 누설 전류가 많이 발생되며, 또한 샬로우 정션에도 한계를 갖는 문제점이 있다.In order to solve the above problems, a technique of forming silicides having low resistance in the source / drain regions and the gate regions is used. However, the conventional memory device fabrication method consumes a large amount of doped silicon regions with a high concentration of already formed junctions, and leakage currents are generated due to the formation of a non-uniform silicide and silicon substrate interface that may cause junction junction spiking. Many occur, and there is a problem in the shallow junction also has a limit.

본 발명의 목적은 상기한 문제점을 해결하기 위하여 리버스 폴리 마스크를 이용하여 액티브를 식각하여 게이트 영역과 대비하여 소스 드레인 영역을 상대적으로 높여서 이온주입 장비의 한계를 극복함에 있다.An object of the present invention is to overcome the limitations of the ion implantation equipment by increasing the source drain region relative to the gate region by etching the active using a reverse poly mask to solve the above problems.

본 발명의 다른 목적은 메모리 소자의 구조를 개선시켜서 국소 컨트롤 문제, 기저 도핑 상태에 따라 증착 속도가 달라지는 문제점을 해결함에 있다.Another object of the present invention is to improve the structure of the memory device to solve the problem of local control, the problem that the deposition rate varies depending on the underlying doping state.

본 발명에 따른 반도체 디바이스의 트랜지스터는 소자 분리 영역인 트랜치 사이의 각 웰 영역의 게이트 영역 양측면에 스페이서가 형성되고, 상기 스페이서의 타측면과 게이트 영역의 하면에 산화막을 두고 게이트 폴리가 상감되어 형성되며, 상기 게이트 폴리의 양측으로 소스 영역과 드레인 영역이 형성되어 이루어진다.In the transistor of the semiconductor device according to the present invention, spacers are formed on both sides of a gate region of each well region between trenches, which are device isolation regions, and gate poly is inlaid with an oxide film on the other side of the spacer and a lower surface of the gate region. Source and drain regions are formed on both sides of the gate poly.

이와 같은 반도체 디바이스의 트랜지스터는 소자 분리 영역을 형성하는 단계, 이온주입으로 웰 영역을 형성하는 단계, 리버스 폴리 마스크를 이용하여 리버스 폴리 마스크 막질을 게이트 형성 영역에 대응되는 영역에 윈도우를 형성시키는 단계; 상기 윈도우 영역을 식각하여 상기 게이트 형성 영역을 형성하는 단계; 상기 리버스 폴리 마스크 막질을 제거하고 산화막을 증착하는 단계; 상기 산화막을 에치백하여 스페이서를 형성하는 단계; 상기 스페이서 형성 후 게이트 산화막과 게이트 폴리 막질을 증착하는 단계; 상기 게이트 산화막과 게이트 폴리 막질을 화학적 물리적 폴리싱 방법으로 폴리싱하는 단계; 상기 웰 영역에 이온주입으로 드레인과 소스 영역을 정의하고, 상기 게이트 폴리와 드레인과 소스 영역에 소자 전극을 형성하는 단계로 제조된다.The transistor of the semiconductor device may include forming a device isolation region, forming a well region by ion implantation, and forming a window in a region corresponding to the gate formation region with a reverse poly mask film using a reverse poly mask; Etching the window region to form the gate forming region; Removing the reverse poly mask film and depositing an oxide film; Etching back the oxide film to form a spacer; Depositing a gate oxide film and a gate poly film after forming the spacer; Polishing the gate oxide film and the gate poly film quality by a chemical physical polishing method; A drain and a source region are defined by ion implantation into the well region, and a device electrode is formed in the gate poly and the drain and source region.

이하, 본 발명에 따른 바람직한 실시예에 대하여 첨부도면을 참조하여 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

본 발명에 따른 실시예는 트랜지스터의 게이트를 형성하기 위하여 리버스 폴리 마스크가 이용된다.Embodiments in accordance with the present invention utilize a reverse poly mask to form the gate of a transistor.

구체적으로 본 발명에 따른 트랜지스터를 제조하기 하는 공정을 도 1 내지 도 10의 순서에 따라 설명한다.Specifically, the process of manufacturing the transistor according to the present invention will be described in the order of FIGS. 1 to 10.

도 1과 같이 실리콘 재질의 기판(10)에 샬로 트렌치 아이솔레이션(shallow trench isolation) 방법에 의하여 트렌치(12)가 형성된다.As shown in FIG. 1, the trench 12 is formed by a shallow trench isolation method in the silicon substrate 10.

그리고, 도 1의 상태에 이온주입 공정을 이용하여 불순물을 주입함으로써 도 2와 같이 각 액티브 영역 별로 구분되게 웰(14)을 형성한다.Then, the impurities 14 are implanted in the state of FIG. 1 using an ion implantation process to form the wells 14 so as to be divided into active regions as shown in FIG. 2.

그 후, 포토레지스트의 코팅, 노광 및 현상 과정을 거쳐서 도 3과 같이 리버스 폴리 마스크 막질(16)을 형성한다.Thereafter, the reverse poly mask film 16 is formed through the photoresist coating, exposure, and development processes as shown in FIG. 3.

리버스 폴리 마스크 막질(16)은 트랜지스터의 게이트를 형성할 영역은 윈도우를 형성하여 개방하고 그 외 영역은 커버하도록 패턴을 가지며, 이때 윈도우는 게이트가 형성될 영역에 대응되는 면적을 갖도록 형성된다.The reverse poly mask film 16 has a pattern in which a region in which the gate of the transistor is to be formed is opened by forming a window and the other region is covered, wherein the window is formed to have an area corresponding to the region in which the gate is to be formed.

참고로, 리버스 폴리 마스크 막질(16)은 폴리를 형성할 영역은 개방되고 그 외 영역은 차단된 마스크를 이용하여 형성되며, 결국 그 패턴은 기판(10) 상에 형성되는 폴리의 패턴과 반대되는 형상을 갖는다.For reference, the reverse poly mask film 16 is formed using a mask in which an area for forming poly is opened and other areas are blocked, so that the pattern is opposite to the pattern of poly formed on the substrate 10. It has a shape.

그리고, 기판(10)의 각 웰 영역(14) 별로 게이트 형성 영역(18)을 식각한다. 이때, 식각 깊이는 최종 원하는 게이트 폴리 두께의 130 퍼센트 정도 수준이 적당하다.The gate forming region 18 is etched for each well region 14 of the substrate 10. At this time, the etching depth is about 130 percent of the final desired gate poly thickness.

게이트 형성 영역(18)이 식각된 후 도 6과 같이 리버스 폴리 마스크 막질(16)이 도 5와 같이 제거되며, 이때 세정과 열처리가 수행되어서 식각 과정에서 발생한 표면 결함 및 결정 결함이 완전히 제거된다.After the gate formation region 18 is etched, the reverse poly mask film 16 is removed as shown in FIG. 6, and then cleaning and heat treatment are performed to completely remove surface defects and crystal defects generated during the etching process.

세정과 열처리가 완료된 후 상부에 산화막(20)이 도 6과 같이 증착되며, 도 6과 같이 증착된 산화막(20)은 에치백되고, 그 결과 도 7과 같이 스페이서(22)가 형성된다. 스페이서(22)는 게이트와 소스/드레인 간을 절연하는 역할을 수행한다.After the cleaning and heat treatment are completed, an oxide film 20 is deposited on the upper portion as shown in FIG. 6, and the oxide film 20 deposited as shown in FIG. 6 is etched back, and as a result, a spacer 22 is formed as shown in FIG. 7. The spacer 22 serves to insulate between the gate and the source / drain.

도 7에서와 같이 스페이서(22)가 형성된 후 전면에 걸쳐서 게이트 산화막(24)과 게이트 폴리(26)가 각각 증착된다.As shown in FIG. 7, the gate oxide layer 24 and the gate poly 26 are deposited over the entire surface after the spacer 22 is formed.

게이트 산화막(24)과 게이트 폴리(26)가 증착된 후 화학적 물리적 폴리싱 공정을 수행하여 전면 폴리싱이 이루어지고, 폴리싱은 게이트 폴리(26)가 제거되면서 원하는 두께의 게이트(26a) 두께가 될 때까지 진행된다. 이러한 화학적 물리적 폴리싱 결과 도 9와 같이 게이트(26a)의 양측에 스페이서(22)를 포함한 절연막은 거의 직사각형 모양으로 형성되며, 그에 따라서 게이트(26a)와 소스/드레인 간의 절연이 이루어진다.After the gate oxide layer 24 and the gate poly 26 are deposited, a front surface polishing is performed by performing a chemical and physical polishing process, and the polishing is performed until the gate poly 26 is removed and the gate 26 a thickness of the desired thickness is obtained. Proceed. As a result of the chemical and physical polishing, the insulating film including the spacers 22 on both sides of the gate 26a is formed in a substantially rectangular shape as shown in FIG. 9, and thus insulation between the gate 26a and the source / drain is achieved.

그 후 이온주입으로 소스 영역(30)과 드레인 영역(32)이 도 10과 같이 정의되고, 게이트(26a), 소스 영역(30), 드레인 영역(32)에는 전기적인 연결을 위한 소자 전극(28G, 28D, 28S)이 형성된다.After the ion implantation, the source region 30 and the drain region 32 are defined as shown in FIG. 10, and the device electrode 28G for electrical connection to the gate 26a, the source region 30, and the drain region 32 is formed. , 28D, 28S) are formed.

따라서, 본 발명에 따른 반도체 디바이스의 트랜지스터는 소자 분리 영역인 트랜치(12) 사이의 각 웰 영역(14)의 게이트 영역(18) 양측면에 스페이서(22)가 형성되고, 상기 스페이서(22)의 타측면과 게이트 영역(18)의 하면에 산화막(24)을 두고 게이트 폴리(26a)가 상감되어 형성되며, 게이트 폴리(26a)의 양측으로 소스 영역과 드레인 영역이 형성된다.Accordingly, in the transistor of the semiconductor device according to the present invention, spacers 22 are formed on both sides of the gate region 18 of each well region 14 between the trenches 12, which are device isolation regions, and the other of the spacers 22 is formed. The gate poly 26a is inlaid with the oxide film 24 on the side surface and the bottom surface of the gate region 18, and source and drain regions are formed on both sides of the gate poly 26a.

이와 같이 리버스 폴리 마스크를 이용하여 액티브가 식각되어서 게이트 폴리에 비하여 소스와 드레인 영역이 상대적으로 높아져서 이온주입 장비의 한계가 극복될 수 있다. 또한, 국소 컨트롤 문제점과 기저의 도핑 상태에 따라 증착 속도가 달라지는 문제점이 제거될 수 있다. As such, the active is etched using the reverse poly mask, so that the source and drain regions are relatively higher than the gate poly, thereby overcoming the limitation of the ion implantation equipment. In addition, problems of local control and deposition rate change depending on the underlying doping state can be eliminated.

그리고, 전극이 형성된 후의 단면이 평면을 이루므로, 이후의 메탈 화학적 물리적 폴리싱 공정이 제외될 수 있고, 게이트 전극과 소스/드레인 전극의 깊이가 같기 때문에 접촉 식각이 용이하게 이루어질 수 있으며 그 마진이 넓다.In addition, since the cross section after the formation of the electrode forms a plane, subsequent metal chemical physical polishing processes can be excluded, and since the gate electrode and the source / drain electrodes have the same depth, contact etching can be easily performed and the margin is wide. .

또한, 게이트 폴리가 리버스 폴리 마스크를 이용하여 형성되면서 스페이서가 형성되므로 스테퍼의 한계를 극복할 수 있어서, 미세하게 게이트 전극이 형성될 수 있다.In addition, since the spacer poly is formed while the gate poly is formed using the reverse poly mask, the limitation of the stepper may be overcome, and thus the gate electrode may be finely formed.

따라서, 본 발명에 의하면 제조장비의 한계를 극복하여 미세한 트랜지스터가 제조될 수 있으며, 트랜지스터의 특성이 개선될 수 있고, 메모리 소자를 제조하는 공정이 용이해지는 효과가 있다.Therefore, according to the present invention, a fine transistor can be manufactured by overcoming the limitations of manufacturing equipment, the characteristics of the transistor can be improved, and a process of manufacturing a memory device can be facilitated.

Claims (3)

소자 분리 영역인 트랜치 사이의 각 웰 영역의 게이트 영역 양측면에 스페이서가 형성되고, 상기 스페이서의 타측면과 게이트 영역의 하면에 산화막을 두고 게이트 폴리가 상감되어 형성되며, 상기 게이트 폴리의 양측으로 소스 영역과 드레인 영역이 형성됨을 특징으로 하는 반도체 디바이스의 트랜지스터.Spacers are formed on both sides of the gate region of each well region between the trenches, which are device isolation regions, and the gate poly is inlaid with an oxide film on the other side of the spacer and the lower surface of the gate region. And a drain region are formed. 소자 분리 영역을 형성하는 단계;Forming a device isolation region; 이온주입으로 웰 영역을 형성하는 단계;Forming a well region by ion implantation; 리버스 폴리 마스크를 이용하여 리버스 폴리 마스크 막질을 게이트 형성 영역에 대응되는 영역에 윈도우를 형성시키는 단계;Forming a window in a region corresponding to the gate formation region with the reverse poly mask film using a reverse poly mask; 상기 윈도우 영역을 식각하여 상기 게이트 형성 영역을 형성하는 단계;Etching the window region to form the gate forming region; 상기 리버스 폴리 마스크 막질을 제거하고 산화막을 증착하는 단계;Removing the reverse poly mask film and depositing an oxide film; 상기 산화막을 에치백하여 스페이서를 형성하는 단계;Etching back the oxide film to form a spacer; 상기 스페이서 형성 후 게이트 산화막과 게이트 폴리 막질을 증착하는 단계;Depositing a gate oxide film and a gate poly film after forming the spacer; 상기 게이트 산화막과 게이트 폴리 막질을 화학적 물리적 폴리싱 방법으로 폴리싱하는 단계;Polishing the gate oxide film and the gate poly film quality by a chemical physical polishing method; 상기 웰 영역에 이온주입으로 드레인과 소스 영역을 정의하고, 상기 게이트 폴리와 드레인과 소스 영역에 소자 전극을 형성하는 단계를 구비함을 특징으로 하는 반도체 디바이스의 트랜지스터 제조 방법.Defining a drain and a source region by ion implantation in the well region, and forming an element electrode in the gate poly, drain and source region. 제 2 항에 있어서,The method of claim 2, 상기 게이트 영역은 상기 게이트를 형성하기 위한 130 퍼센트의 깊이로 식각됨을 특징으로 하는 반도체 디바이스의 트랜지스터 제조 방법.And wherein said gate region is etched to a depth of 130 percent to form said gate.
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