KR20030048428A

KR20030048428A - 가변 이득증폭기용 이득 선형화기

Info

Publication number: KR20030048428A
Application number: KR10-2003-7004980A
Authority: KR
Inventors: 워커브레트씨; 제이셀에릭; 사호타구르칸왈에스
Original assignee: 퀄컴 인코포레이티드
Priority date: 2000-10-10
Filing date: 2001-10-09
Publication date: 2003-06-19
Also published as: CN100438333C; MY125999A; TWI235545B; CN1636319A; WO2002031973A3; EP1366566A2; ATE402522T1; JP2004511943A; US6711391B1; DE60135027D1; RU2273949C2; EP1366566B1; AU2002211606A1; JP4008811B2; WO2002031973A2; KR100727335B1

Abstract

송신기 또는 수신기에서 가변이득소자 (예를 들면, 가변이득 증폭기 즉 VGA) 의 이득을 (㏈ 단위에서) 선형으로 조절하는 기술이 제공된다. 입력제어신호는 제어신호를 조절하여 다양한 신호특성을 달성하는 조절 회로에 제공된다. 상기 입력 제어신호는 특정 범위의 값으로 한정되며, 온보 보상되고, 공급전압에 스케일 (즉, 정규화) 되며, 오프셋 만큼 시프팅되고, 또는 다른 방식으로 조작된다. 그 후, 그 조절된 신호는 지수함수적으로 관련되는 일련의 신호들을 생성하는 선형화기의 입력단계에 제공된다. 이는, 예를 들면, 조절된 제어신호가 차동증폭기의 입력에 인가되는 차동증폭기에 의해 달성되며, 그 차동증폭기의 컬렉터 전류는 지수함수적으로 관련되는 신호들을 구비한다. 그 선형화기 내의 출력단계는 그 지수함수적으로 관련되는 신호들을 수신하며, 그에 응답하여, 이득제어신호를 생성한다. 출력단계를 가변이득소자의 이득단계에 대략 매칭함으로써, 그리고 출력단계에 의해 생성되는 이득제어신호를 이용함으로써, VGA 의 이득 전달함수는 그 지수함수적으로 관련되는 신호들의 이득전달함수와 비슷하게 한다.

Description

가변 이득증폭기용 이득 선형화기 {GAIN LINEARIZER FOR VARIABLE GAIN AMPLIFIERS}

발명의 배경

I. 발명의 분야

본 발명은 통신회로에 관한 것이다. 보다 상세하게는, 본 발명은 가변 이득증폭기의 이득을 조절하는 신규하고 개선된 기술에 관한 것이다.

II. 관련 기술의 설명

통상, 가변 이득 증폭기들 (VGAs) 이 통신 수신기와 송신기에 사용되어 조절가능한 이득, 즉, 예를 들면, 동작조건, 시스템 요건, 또는 기타 요인에 의존하는 가변 신호크기를 제공한다. 특히, 어떤 송신기는 출력전력에서의 조절범위를 제공하는 것이 요구된다. 이 전력조절을 요구하는 애플리케이션 중 하나가 코드분할 다중접속 (CDMA) 통신시스템이다.

CDMA 시스템에서, 각각의 사용자로부터의 신호는 전체 (예를 들면, 1.2288 ㎒) 시스템대역에서 스펙트럼으로 확산된다. 따라서, 각각의 송신 사용자로부터 송신된 신호는 시스템의 다른 사용자들의 신호에 대한 간섭으로서 동작한다. 시스템 용량을 증가시키기 위해서, 각각의 송신 원격국 (remote station) 의 출력전력은, 다른 사용자에 대한 간섭을 최소화하면서 요구되는 성능레벨 (예를 들면, 특정 비트 에러레이트) 을 유지하도록 조절된다.

원격국으로부터 송신된 신호는 경로손실 및 페이딩을 포함하여 여러 송신 현상에 의해 영향을 받는다. 이 현상들은 송신전력을 제어할 필요성과 결합되여 요구되는 송신전력 제어범위에 대한 달성하기 힘든 요구사항을 부과한다. 실제로, 통상, CDMA 시스템에서는, 각각의 원격국 송신기가 85 ㏈ 이상의 범위에서 그 출력전력을 조절할 수 있도록 설계된다.

통상, CDMA 원격국에 대한 전력조절은 송신 신호경로에서 하나 이상의 가변 이득 증폭기에 의해 제공된다. 통상, 그 전력 조절은 통상적으로 규정되는 증분으로 행해진다. 예를 들면, IS-95-A 표준에 따르는 CDMA 원격국에서는, 출력전력은 0.5 ㏈ 증분으로 조절된다.

전력조절 요건에 따르는 용이함 및 다른 시스템 고려사항에 있어서, 송신신호경로에서 하나 이상의 가변 이득 증폭기의 이득 (㏈ 단위) 을 선형적으로 증가할 수 있는 이점이 있다. 제어전압에 대한 ㏈ 이득의 선형관계는 지수함수적인 이득 전달함수에 대응한다. 몇몇 VGA 설계에 있어서, 지수함수적인 이득은 서로다른 입력 제어전압에 응답하여 지수함수적으로 변하는 출력전류를 제공하는 서로다른 증폭기 단계에 의해 달성된다. 차동증폭기에 대한 전달함수는, ㏈ 단위로 대략 선형이지만, 제어전압이 클 경우에는 증가가 둔해진다 (compress).

㏈ 에서 선형이 아닌 전달함수를 갖는 VGA 들은 열화된 성능을 야기할 수 있다. 예를 들면, "왜곡된 (distorted)" (즉, 선형이 아닌) 전달함수는 전송출력전력을 특정레벨로 정확하게 설정하는 것을 더욱 어렵게 할 수 있다. CDMA 시스템에서, 이 부정확함은 특정 원격국에 대하여 열화된 성능 (출력전력이 너무 낮게 설정되는 경우) 이나 낮은 시스템 용량 (출력전력이 너무 높게 설정되는 경우) 으로 귀결될 수 있다. 또한, 왜곡된 전달함수는 VGA 의 이득기울기에 의존하는 다른 회로 (예를 들면, AGC 루프) 에 영향을 줄 수 있다. 예를 들면, 제어전압에 대한 비선형 이득은 큰 이득기울기를 초래할 수 있어, 잡음이 송신되는 신호 상으로 보다 용이하게 전달될 수 있다. 또한, 큰 이득기울기는 AGC 루프의 안정성을 방해할 수 있다.

여러 이점이 ㏈ 단위에서 선형인 VGA 의 사용에 의해 달성될 수 있다. 예를 들면, ㏈ 단위에서 선형인 VGA 는 RF 정정 (calibration) 에 대한 요건을 감소시킬 수 있다. 또한, ㏈ 단위에서 선형인 VGA 에서의 전압은 AGC 루프에 제공되어 로그 (크기) 탐지기를 생성할 수 있으므로, 몇몇 애플리케이션에서는 유용하다.

따라서, 가변 이득소자의 선형 (㏈ 단위에서) 조절을 할 수 있게 하는 기술이 매우 바람직하다.

발명의 요약

본 발명은 수신기 또는 송신기에서 가변 이득소자 (예를 들면, 가변 이득 증폭기 즉 VGA) 의 이득을 선형조절하는 기술을 제공한다. 입력 제어신호가 제어신호를 조절하여 다양한 신호 특성을 달성하는 조절 (conditioning) 회로에 제공된다. 예를 들면, 입력 제어신호는 특정 범위의 값으로 한정되고, 온도보상되며, 공급전압에 스케일되고 (또 정규화되고), 오프셋 만큼 시프팅되며, 또는 다른 방식으로 조작될 수 있다. 그 후, 그 조절된 신호는 일련의 지수함수적으로 관련되는 신호를 생성하는 선형화기의 입력단계에 제공된다. 이는, 예를 들면, 그 조절된 제어신호가 서로 다른 증폭기의 입력에 인가되고 서로 다른 증폭기로부터의 컬렉터 전류는 지수함수적으로 관련되는 신호를 포함하게 되는 차동증폭기를 이용하여 달성될 수 있다. 그 차동증폭기는 예를 들면, BJT 차동 쌍으로 구현될 수 있다. 선형화기 내의 출력단계는 지수함수적으로 관련되는 신호를 수신하며, 그에 응답하여, 이득 제어신호를 생성한다. 출력단계를 가변 이득소자의 이득단계에 대략 매칭하고 출력단계에 의해 생성되는 이득 제어신호를 이용함으로써, VGA 의 이득 전달함수는 지수함수적으로 관련되는 신호의 이득 전달함수와 비슷하다.

본 발명의 일실시형태는 가변 이득소자에 대한 제어신호를 제공하는 선형화기 회로를 제공한다. 그 선형화기는 제 2 회로에 결합되는 제 1 회로를 구비한다. 제 1 회로는 입력신호를 수신하고 지수함수적으로 관련되는 신호를 생성하도록 구성된다. 제 2 회로는 그 지수함수적으로 관련되는 신호를 수신하고 그 수신된 지수함수적으로 관련되는 신호에 응답하여 제어신호를 생성하도록 구성된다. 제 2 회로는 가변 이득소자 내에서 이득회로에 대략 매칭된다. 특정 구현에서, 제 1 회로 또는 제 2 회로, 또는 둘 모두는 차동증폭기에 의해 각각 구현될 수 있다. 개선된 성능을 위해서, 제 2 회로는 가변 이득소자의 이득단계에 (가능한 한 근접하게) 매칭될 수 있다. 또한, 입력신호도 조절되어 특정 범위 값으로 한정되고, 온도 보상되며, 연속적으로 조절가능하고, 개별 (discrete) 단계에서 조절가능하며, 개별 단계에서 수직적으로 오프셋되는 등과 같은 다양한신호특성이 달성될 수 있다.

본 발명의 다른 실시형태는 가변 이득소자에 대한 이득제어신호를 제공하는 이득제어회로를 제공한다. 그 이득제어회로는 선형화기 회로에 결합되는 조절 회로를 구비한다. 그 조절 회로는 입력 제어신호를 수신하고 조절하여 조절된 제어신호를 생성시킨다. 그 선형화기 회로는 그 조절된 제어신호를 수신하고 처리하여 이득제어신호를 생성하도록 구성된다. 그 이득제어신호는, 특정 범위의 값에서, 가변 이득소자에서 ㏈ 단위로 대략 선형인 전달함수를 제공한다. 그 조절 회로는 0 또는 그 이상의 다음 회로, 즉 클리핑 회로, 온도보상 회로, 합산 회로, 및 기타 다른 회로를 구비할 수 있다. 그 클리핑 회로는 입력신호를 수신하여 상한과 하한에 의해 한정되는 범위의 값으로 제한되는 클리핑된 신호를 제공하도록 구성된다. 그 온도 보상회로는 입력신호를 수신하여 가변 이득소자 내의 이득전달함수가 온도변화에 대략 불변이 되도록 온도 보상되는 신호를 제공하도록 구성된다. 합산 회로는 입력신호와 트림 (trim) 신호를 수신하고, 그 신호들을 결합되여 결합된 신호를 생성하도록 구성된다. 이 회로들은 다양한 순서로 배치될 수 있다.

본 발명의 또다른 실시형태는 아날로그 신호를 처리하는 회로를 제공한다. 그 처리회로는 직렬로 결합되어 아날로그 신호를 수신하도록 동작하는 하나 이상의 가변 이득소자를 구비한다. 각각의 가변 이득소자는 각각의 이득제어신호에 기초하여 아날로그 신호에 대하여 특정 이득을 제공한다. 그 처리 회로는 가변 이득 소자(들) 에 결합되는 하나 이상의 이득 제어회로를 더 구비한다. 통상,하나의 이득제어회로가 각각의 가변 이득소자에 대하여 제공된다. 하나 이상의 이득 제어회로(들) 이 하나의 선형화기 회로를 구비하도록 설계될 수 있다. 그 선형화기 회로는 입력제어신호를 수신하고 처리하여 이득제어신호를 발생시키도록 구성된다. 그 이득제어신호는, 특정 범위의 값으로 그 이득 제어신호를 수신하도록 동작하는 가변 이득소자에서 대략 선형인 (㏈ 단위에서) 이득 전달함수를 제공한다. 또한, 그 이득제어회로는 그 선형화기 회로에 결합되는 조절 회로를 구비하도록 설계될 수 있다. 그 조절 회로는 0 이상의 다음 회로, 즉, 클리핑 회로, 온도보상 회로, 합산회로, 및 기타 다른 회로를 구비할 수 있다. 그 처리회로는, 예를 들면, 셀룰러 전화기에서 예를 들면, 사용될 수 있는 수신기 또는 송신기 내에서 구비될 수 있다.

도면의 간단한 설명

본 발명의 특징, 본질, 및 이점은 첨부한 도면을 참조하여 상세히 설명하며, 유사 참조부호는 유사한 구성성분을 나타낸다.

도 1 은 송신기의 일실시형태을 나타내는 개략 블록도이다.

도 2 는 가변 이득증폭기 (VGA) 에 대한 일련의 특정 (및 이상적인) 이득 전달함수를 나타내는 플롯이다.

도 3a 는 대략 지수함수적인 (즉, ㏈ 단위에서 선형인) 이득을 제공하는데 이용될 수 있는 단순화된 차동증폭기를 나타내는 개략도이다.

도 3b 는 도 3a 의 차동증폭기의 전달함수를 대수 (logarithm) 로 나타내는 도면이다.

도 4 는 가변 이득증폭기의 선형 (㏈ 단위에서) 조절을 가능하게 하는 이득제어신호 V_G를 생성하는 이득제어회로의 일실시형태를 나타내는 블록도이다.

도 5 는 이득 제어회로 내의 2 개의 V-I 컨버터, 클리핑 회로, 및 합산기의 특정 실시형태를 나타내는 개략도이다.

도 6a 는 클리핑 회로의 간략화된 모델을 나타내는 개략도이다.

도 6b 는 클리핑의 전달함수를 나타내는 도면이다.

도 7 은 이득제어회로 내에서 특정 실시형태의 I-V 컨버터를 나타내는 개략도이다.

도 8 은 특정 실시형태의 선형화기를 나타내는 개략도이다.

도 9 는 선형화기와 그 선형화기에 의해 제어되는 VGA 의 간략화된 모델을 나타내는 간략도이다.

도 10 은 선형화기 출력 차동증폭기를 VGA 차동증폭기에 매칭하는 일부 기술을 나타내는 개략도이다.

특정 실시형태의 상세한 설명

도 1 은 송신기 (100) 의 일실시형태를 나타내는 개략 블록도이다. 디지털 처리기 (110) 는 데이타를 생성하여, 그 데이타를 인코딩하고 변조하며, 그 디지털로 처리된 데이타를 아날로그 신호로 변환한다. 그 아날로그 신호는 베이스밴드 (BB) 버퍼 (122) 에 제공되며, 그 베이스밴드 버퍼는 신호를 버퍼하여 (buffer) 그 버퍼된 신호를 믹서 (124) 에 제공한다. 또한, 믹서 (124) 는 중간주파수에서의 국부 정현파 (IF LO) 를 수신하며, 버퍼된 베이스밴드 신호를 IF LO 에 의해 상향변환하여 IF 신호를 생성한다. 그 IF 신호는 IF 가변 이득증폭기 (IF VGA; 126) 에 제공되고, 그 IF 가변 이득 증폭기는 이득제어회로 (130) 로부터의 이득 제어신호 (128) 에 의해 결정되는 이득으로 그 신호를 증폭한다. 그 증폭된 IF 신호는 필터 (132) 에 제공되며, 그 필터는 IF 를 필터링하여 대역외 (out-of-band) 의 잡음과 원하지 않는 신호를 제거한다.

그 필터링된 IF 신호는 IF 버퍼 (142) 에 제공되며, 그 IF 버퍼는 그 신호를 버퍼하여 그 버퍼된 IF 신호를 믹서 (144) 에 제공한다. 또한, 믹서 (144) 는 라디오 주파수 (RF IO) 에서 국부 정현파를 수신하고, 그 버퍼된 IF 신호를 RF IO 신호로 상향변환하여 RF 신호를 생성한다. 그 RF 신호는 RF VGA (146) 에 제공되고, 그 RF VGA 는 이득제어회로 (130) 으로부터의 이득제어신호 (148) 에 의해 결정되는 이득으로 신호를 증폭한다. 그 증폭된 RF 신호는 전력증폭기 (PA; 150) 에 제공되며, 그 전력증폭기는 요구되는 신호구동을 제공한다. PA (150) 의 출력은 격리기 (isolator) 및 듀플렉서를 통하여 안테나에 결합된다.

도 2 는 가변 이득증폭기에 있어서 일련의 특정 (이상적인) 이득전달함수 (210a 내지 210e) 를 나타내는 도면이다. 일실시형태에서, 각각의 이득전달함수는 낮은 제어전압과 높은 제어전압에서는 고정된 이득을 가지며, 중간 제어전압 상에서는 ㏈ 단위로 선형이득을 갖는다. 도 2 에 나타낸 바와 같이, 이득전달함수 (210a) 는 V_LOW이하의 제어전압에서는 AV_min의 이득을 가지고, V_HIGH이상의 제어전압에서는 AV_max의 이득을 가지며, V_LOW와 V_HIGH사이의 제어전압에서는 {{AV_max- AV_min)/(V_HIGH-V_LOW)} 의 이득기울기를 가진다. 특정 실시형태에서, V_LOW는 풀 스케일 (full-scale) 전압의 1/6 로 설정되며, V_HIGH는 풀 스케일 전압의 5/6 로 설정된다. 실제 구현에서는, 이득전달함수 (210a 내지 210e) 가 V_HIGH와 V_LOW근방에서 더욱 만곡된다 (rounded).

종종, 잡음 및 선형성의 개선된 성능에 있어서, 개별 이득량에 의해 이득 전달함수는 수직적으로 배치할 수 있는 이점이 있다. 도 2 에 나타낸 바와 같이, 이득전달함수들은 형태가 유사하지만, 위 또는 아래로 배치된다.

도 3a 는 대략 지수함수적인 (즉 ㏈ 에서 선형인) 이득전달함수를 제공하는데 사용될 수 있는 간략화된 차동증폭기 (310) 를 나타내는 개략도이다. 차동증폭기 (310) 는 이미터에서 전류원 (312) 에 함께 결합되는 한 쌍의 트랜지스터 (310a, 310b) 를 구비한다. 그 차동입력 제어전압 V_IP와 V_IN이 각각 트랜지스터 (310a) 와 트랜지스터 (310b) 의 베이스에 제공된다. 트랜지스터 (310b) 의 컬랙터에서의 출력전류 (I_OUT) 는 제어전압에 따라 변하고, 차동증폭기의 전달함수는

식 1

로 표현할 수 있으며, 여기서 V_I=V_IP-V_IN이고, V_T는

식 2

로 표현할 수 있으며, 여기서 k 는 볼츠만 상수이고, T 는 (켈빈단위) 온도이며, q 는 전자 전하이다. V_T는 온도에 의존하는 항이며, 300°켈빈에서 V_T 26 ㎷ 로 근사될 수 있다.

도 3b 는 식 1 의 전달함수를 대수 (logarithm) 로 나타내는 도면이다. 큰 양의 제어전압 (즉, V_I>> V_T) 에서는, 식 1 의 분모가 1.0 에 접근하여, 차동증폭기 (310) 의 이득이 분자에 의해 결정되며 ㏈ 단위에서 대략 선형이다. 큰 음의 제어전압 (즉, V_I<< -V_T) 에서는, 분모의 지수항이 지배적이기 시작하여, 차동증폭기 (310) 의 이득이 1.0 의 이득을 향해 증가가 감소된다 (compress). 따라서, 차동증폭기의 이득전달함수는 제한된 범위의 제어전압에서 ㏈ 단위로 대략 선형이다.

도 4 는 가변 이득증폭기 (VGA) 의 선형 (㏈ 단위) 조절을 가능하게 하는 이득제어신호 (V_G) 를 생성하기 위한 이득제어회로 (400) 의 일실시형태를 나타내는 블록도이다. 도 1 을 참조하면, 송신신호경로는 다수의 VGA 를 구비할 수 있다. 통상, 하나의 이득제어회로가 각각의 VGA 에 대한 이득제어신호를 생성하는데 제공된다. 따라서, 이득제어회로 (130) 는 다수의 이득제어회로 (400) (즉, 각각의 VGA 에 대해 1 개), 또는 다른 유형의 이득제어회로와 결합되여 임의 개수의 이득제어회로 (400) 를 구비할 수 있다. 또한, 그 이득제어신호는 다수의 VGA 에 의해 공유될 수 있다.

도 4 에 나타낸 특정 실시형태에서, 이득제어회로 (400) 는 선형화기 (422)와 직렬로 결합되는 조절 회로 (410) 를 구비한다. 조절 회로 (410) 는 입력제어신호 (V_CTRL) 를 수신하고 조절하여 조절된 제어신호 (V_C) 를 제공한다. 그 조절된 제어신호는 조절 회로 (410) 의 특정 디자인에 의존하는 다양한 특성을 가진다. 예를 들면, 그 조절된 제어신호는, (1) 특정 범위의 값으로 한정 (즉, 클리핑) 되고, (2) 특정 오프셋 양만큼 상향조절 또는 하향조절되며, (3) 온도보상되고, (4) 공급전압에 따라서 스케일 (즉, 정규화) 되며, 기타 등등 일 수 있다. 선형화기 (422) 는 그 조절된 제어신호 (V_C) 를 수신하여 VGA 를 구동하는 이득제어신호 (V_G) 를 생성한다.

조절 회로 (410) 내에서, 입력제어신호 (V_CTRL) 는, 그 제어신호를 제어전류 (I_CTRL) 로 변환시키는 전압-전류 (V-I) 컨버터 (412) 에 제공된다. 유사하게, 입력 트림 신호 (V_TRIM) 는 전압-전류 컨버터 (414) 에 제공되어 트림신호가 트림 전류 (I_TRIM) 로 변환된다. 그 제어전류 (I_CTRL) 는 전류신호를 클리핑하는 클리핑회로 (416) 에 제공되어, 필요시, 특정 범위의 값 내의 신호가 유지된다. 그 클리핑된 전류신호 및 그 트림 신호 (I_TRIM) 는 합산기 (418) 에 제공되며, 그 합산기는 전류들을 결합되여 결합된 전류 (I_TRIM) 를 생성하며, 그 결합된 전류가 전류-전압 (I-V) 컨버터 (420) 에 제공된다. 컨버터 (420) 는 그 결합된 전류 (I_SUM) 에 기초하여 조절된 제어신호 (V_C) 를 생성하며, 선형화기 (422) 에 조절된 제어신호를 제공한다. 또한, 컨버터 (420) 는 제어신호에 대하여 온도보상을 행한다.

선형화기 (422) 는 조절된 제어신호 (V_C) 에 응답하며, VGA (도 4 에서 도시생략) 의 이득을 선형 (㏈ 단위) 제어하는 이득제어신호 (V_G) 를 생성한다. 기준 생성기 (430) 는 공급전압 (V_DD) 을 수신하고, 온도를 이용하여 일련의 바이어스 전류와 전압을 생성해서 보상된 기준소스 (예를 들면, 밴드갭 기준회로) 를 공급하며, 각각의 회로에 바이어스 전류와 전압을 제공한다.

도 4 는 조절 회로 (410) 의 특정 실시형태를 나타낸다. 서로다른 일련의 신호특성을 제공하는 서로다른 설계가 구현될 수 있으며, 본 발명의 범위 내에 있다. 또한, 그 선형화기는 그 조절 회로없이도 동작할 수 있다.

도 5 는 전압-전류 컨버터 (412, 414), 클리핑 회로 (416), 및 합산기 (418) 의 특정 실시형태를 나타내는 개략도이다. 제어신호 (V_CTRL) 와 트림신호 (V_TRIM) 는 각각 저항 (512, 514) 의 일단에 제공된다. 저항 (512, 514) 의 타단은 전류원 (516, 518) 에 각각 결합된다. 그 저항과 전류원은 제어전압 및 트림 전압을 제어전류 및 트림 전류로 변환시키는 기능을 한다.

증폭기 (522) 는 비반전 입력단말에서 중간 스케일의 전압 (V_MID) 를 수신한다. 그 증폭기 (522) 의 출력은 N 채널 트랜지스터 (526, 528) 의 게이트에 결합된다. N 채널 트랜지스터 (528) 의 소스는 증폭기 (522) 의 반전 입력에 결합되는 피드백 경로를 형성한다. N 채널 트랜지스터 (526, 528) 의 소스는 전류원 (516, 618) 에 각각 결합된다. N 채널 트랜지스터 (526, 528) 의 드레인은 전류 미러 회로 (532, 534) 의 기준 경로에 각각 결합된다. 전류 미러회로 (532) 는 P 채널 트랜지스터 (532a, 532b) 에 의해 형성되며, 전류 미러회로 (534) 도 P 채널 트랜지스터 (534a, 534b) 에 의해 형성된다.

도 5 에 나타낸 실시형태에서, 제어신호 (V_CTRL) 는 일단이며 (single-ended), 증폭기 (522) 에 의해 중간 스케일의 전압 (V_MID) 과 비교된다. 그 중간 스케일의 전압은 일단의 신호로부터의 차동 신호 (또는 상보적 신호) 의 생성을 용이하게 한다. 그 중간스케일의 전압은 상술한 기준 생성기 (430) 에 의해 생성된다. 차동 제어신호 (V_CTRL, 즉, V_CTRL+과 V_CTRL-로 이루어짐) 에 있어서, 제어신호들 중 하나가 증폭기 (522) 의 비반적 입력에 제공되거나, 차동입력단계가 이용될 수 있다.

전류 미러회로 (534) 의 기준 경로 (즉, P 채널 트랜지스터를 통한) 제어전류 (I_CTRL) 는 제어신호 (V_CTRL) 에 관련된다. 그 후, 이 제어전류는, 필요시, 차후 클리핑 회로에 의해 클리핑된다.

도 5 에 나타낸 실시형태에서, 그 클리핑 회로는 전류원 (536, 542) 및 전류 미러회로 (538, 544) 를 구비한다. 전류미러회로 (534) 의 미러경로 (즉, P 채널 트랜지스터 (534b) 를 통하여) 는 전류원 (536) 과 직렬로 결합되고, 전류미러회로 (538) 의 기준경로와 병렬로 결합된다. 전류미러회로 (538) 의 미러경로 (즉, P 채널트랜지스터 (538b) 를 통하여) 는 전류원 (542) 와 직렬로 결합되고 전류미러회로 (544) 의 기준경로와 병렬로 결합된다. 전류미러회로 (544) 의 미러경로 (즉, P 채널 트랜지스터 (544b) 를 통하여) 에서의 전류는 클리핑된 제어전류이다.

도 6a 는 클리핑회로의 간략화된 모델을 나타내는 개략도이다. 이 모델에서, 전류원 (636, 642, 650) 은 도 5 의 전류원 (536, 542, 550) 에 대응하며, 전류미러회로 (638, 644) 는 전류미러회로 (538, 544) 에 대응한다. 입력전류 (x) 는 전류원 (634) 에 의해 나타낸다. 입력 전류 (x) 가 전류원 (636) 의 전류 (x₁) 보다 크면, P 채널 트랜지스터 (638a) 가 꺼지고 P 채널 트랜지스터 (638b) 를 통한 전류는 거의 0 이다. 또한, 입력 전류 (x) 가 전류 (x₁) 보다 작으면, P 채널 트랜지스터 (638b) 를 통과하는 전류는 y=f(x)=α(x₁-x) 이며, 여기서 α는 P 채널 트랜지스터 (638a, 638b) 의 크기비율에 의해 결정되는 스케일링 팩터 (scaling factor) 이다.

유사하게, 전류 (y) 가 전류원 (642) 의 전류 (y₁) 보다 크면, P 채널 트랜지스터 (644a) 는 꺼지고, P 채널 트랜지스터 (644b) 를 통과하는 전류는 대략 0 이다. 또한, 전류 (y) 가 전류 (y₁)보다 작으면, P 채널 트랜지스터 (644b) 를 통과하는 전류는 z=g(y)=β(y₁-y) 이며, 여기서 β는 P 채널 트랜지스터 (644a, 644b) 의 크기비율에 의해 결정되는 또다른 스케일링 팩터이다. 그 전달함수는

식 3

식 4

와 같이 요약될 수 있다.

식 3 및 식 4 는 결합되어

식 5

와 같이 표현될 수 있다.

도 6b 는 식 6 에 의해 정의된 전달함수를 나타내는 도면이다. 식 5 에 나타낸 바와 같이, 전달함수 gf 는, (1) 입력신호 x 가 (x₁-y₁/α) 보다 작으면 0, (2) 입력신호 x 가 x₁보다 크면 βy₁, (3) 입력신호 x 가 (x₁-y₁/α) 와 x₁사이의 범위인 경우에는 αβ의 기울기를 가진다. 출력전류 z 에 대한 전달함수는, 전달함수 gf 가 전류원 (650) 에 의해 제공되는 오프셋 만큼 수직으로 단순히 시프트되는,

z = gf + offset식 6

으로 표현된다.

4 개의 자유도를 가지면서, 전류 상한 I_MAX, 전류 하한 I_MIN, 저입력 문턱값 전류 I_LOW, 고입력 문턱값 전류 I_HIGH이 5 개의 변수, x₁, y₁, α, β, 및 오프셋을조절함으로써 임의의 특정 집합의 값으로 설정될 수 있다. 변수 x₁과 y₁은 적절한 회로설계에 의해 설정될 수 있는 전류원 (636) 과 전류원 (642) 의 전류에 각각 대응한다. 변수 α와 변수 β는 각각 전류미러회로 (638, 644) 에서의 트랜지스터 크기비율을 조절함으로써 설정될 수 있다. 그 오프셋이 P 채널 트랜지스터 (644b) 로부터의 전류에 가산되어 전달함수를 수직으로 시프팅한다. 그 오프셋은 도 2 에 나타낸 곡선 군을 제공하도록 고정되거나 프로그래머블 할 수 있다.

본 발명의 일 태양에 따라서, 구분 (piecewise) 선형 전달함수가 상술한 바와 같은 것과 유사한 회로를 연관 (concatenate) 함으로써 구성될 수 있다. 회로의 5 개 변수 각각은 전체 전달함수의 일부에 대한 선형 함수를 제공하도록 조절될 수 있다.

도 5 를 다시 참조하면, 클리핑된 제어전류 (즉, P 채널 트랜지스터 (544b) 로부터), 트림 전류 (I_TRIM, 즉 P 채널 트랜지스터 (532b) 로부터), 및 오프셋 전류 (I_OFFSET, 즉, 전류원 (550) 으로부터) 가 합산 노드 (546) 에서 합께 합산된다. 그 결합된 전류 I_SUM은 N 채널 트랜지스터 (548a, 548b, 548c) 로 이루어진 전류미러회로 (548) 의 기준경로에 제공된다. N 채널 트랜지스터 (548b) 를 통한 미러경로는 P 채널 트랜지스터 (552a, 552b) 로 이루어진 전류미러회로 (552) 의 기준경로에 결합된다. N 채널 트랜지스터 (548c) 를 통한 미러경로는 전류원(554) 에 결합된다. 출력 전류신호 (I_A, I_B) 는 미러경로를 통하여 트랜지스터 (552b, 548c) 에 각각 제공된다.

P 채널 트랜지스터 (552b) 를 통하는 전류는 N 채널 트랜지스터 (548c) 를 통하는 전류와 크기에서 대략 동일하지만, 극성은 다르다 (즉, N 채널 트랜지스터 (548c) 는 싱킹 (sinking) 전류를 제공하며, P 채널 트랜지스터 (552b) 는 소싱 (sourcing) 전류를 제공한다). 그러나, 출력전류신호 (I_B) 는 전류원 (554) 에서의 전류 (I_FS) 와 N 채널 트랜지스터 (548c) (예를 들면, I_B=I_FS-I_548C) 를 통하는 전류간의 차이이다. 따라서, I_FS가 풀스케일로 설정되면, N 채널 트랜지스터 (548a) 를 통하는 전류 (I_A) 와 P 채널 트랜지스터 (552b) 를 통하는 전류 (I_B) 는 크기에서는 비슷하나 위상은 다르게 된다. I_A와 I_B는 오프셋이 상보적이어서 전류가 O 이상에 머무르는 것을 (즉, I_A>0, I_B>0) 보장한다.

도 7 은 전류-전압 컨버터 (420) 의 특정 실시형태를 나타내는 개략도이다. 컨버터 (420) 내부에서, 합산회로의 출력단계로부터의 전류신호 (I_A, I_B) 는 트랜지스터 (712a, 712b) 로 이루어진 차동증폭기 (712) 의 컬렉터에 제공된다. 트랜지스터 (712a, 712b) 의 이미터는 함께 저항 (714) 과 직렬로 결합된다. 트랜지스터 (712a, 712b) 의 컬랙터는 트랜지스터 (716a, 716b) 의 베이스에 각각 결합된다. 트랜지스터 (716a, 716b) 의 컬렉터는 공급전압 (V_DD) 와 결합되며, 트랜지스터 (716a, 716b) 의 이미터는 트랜지스터 (712a, 712b) 의 베이스 및 전류원 (718a, 718b) 에 각각 결합된다.

트랜지스터 (716a, 716b) 의 이미터로부터의 출력은 트랜지스터 (722a, 722b) 의 베이스에 각각 결합된다. 트랜지스터 (722a, 722b) 의 컬렉터는 저항 (724a, 724b) 의 일단에 결합되며, 조절된 제어신호 (V_CP, V_CN) 을 각각 포함한다. 저항 (724a, 724b) 의 타단은 공급전압 (V_DD) 에 결합된다. 트랜지스터 (722a, 722b) 의 이미터는 V_T와 R₁(즉, I_PTAT V_T/R₁) 의 비율에 비례하여 I_PTAT전류를 제공하도록 설계되는 전류원 (728) 에 결합된다.

컨버터 (420) 는 입력전류 (I_A, I_B) 에 응답하여 차동제어전압 (V_C) 을 생성한다. 트랜지스터 (712a, 712b, 716a, 716b, 722a, 722b) 를 구비하는 회로는 차동 입력전류에 기초하여 차동 출력전압을 생성하며, 또한, 온도보상을 제공한다. 트랜지스터 (812a, 812b) 를 구비하는 회로는 차동입력전압의 지수함수적인 함수 (㏈ 단위에서 선형인) 인 차동출력전류를 생성한다. 전류-전압 컨버터에 대한 전달함수는

식 7

와 같이 표현될 수 있으며, 여기서 αV_T는 전류원 (728) 으로부터의 전류에 관련된다.

식7 로부터, 차동제어전압 (V_C) 은 온도보상임을 인식할 수 있다. 특히, 그 제어전압은, 이하 설명하는 차후 선형화기 회로와 같이 역으로 V_T에 의존 (즉, V_T에 의해 스케일링되는) 하도록 "미리왜곡 (predistorted)" 된다. V_T에 의한 스케일링은 어느정도 온도불변인 이득제어 메커니즘을 제공한다.

도 8 은 선형화기 (422) 의 특정 실시형태를 나타내는 개략도이다. 선형화기 (422) 는 입력 차동증폭기 (812) 를 구비하며, 입력 차동증폭기는 출력 차동증폭기 (830) 에 결합된다. 차동증폭기 (812) 는 이미터에서 결합되는 한 쌍의 트랜지스터 (812a, 812b) 를 구비하며, 차동증폭기 (830) 는 이미터에서 결합되는 한 쌍의 트랜지스터 (830a, 830b) 를 구비한다.

선형화기 (422) 내에서, 컨버터 (420) 로부터의 조절된 제어신호 (V_CP, V_CN) 는 차동증폭기 (812) 의 입력에 제공된다. 트랜지스터 (812a, 812b) 의 이미터는 함께 전류원 (814) 에 결합된다. 트랜지스터 (812a) 의 컬렉터는 P 채널 트랜지스터 (820a, 820b) 로 이루어진 전류미러회로 (820) 의 기준경로에 결합된다. 유사하게, 트랜지스터 (812b) 의 컬렉터는 P 채널 트랜지스터 (822a, 822b) 로 이루어지는 전류미러회로 (822) 의 기준경로에 결합된다.

전류미러회로 (822) 의 미러경로 (즉, P 채널 트랜지스터 (822b) 를 통한) 는 N 채널 트랜지스터 (824a, 824b) 로 이루어지는 전류미러회로 (824) 의 기준경로에 결합된다. 전류미러회로 (820) 의 미러경로 (즉, P 채널 트랜지스터 (820b)) 는 트랜지스터 (830a) 의 컬렉터에 결합된다. 전류미러회로 (824) 의미러경로 (즉, N 채널 트랜지스터 (824b)) 는 차동증폭기 (830) 의 이미터에 결합된다. 또한, 트랜지스터 (830a) 의 컬렉터는 트랜지스터 (830a) 의 베이스에 결합된다. 트랜지스터 (830a, 830b) 의 베이스는 이득제어신호 (V_GP, V_GN) 를 각각 제공한다.

선형화기 (422) 의 입력단계는 차동 제어신호 (V_C) 를 수신하며 지수함수적으로 관련되는 일련의 전류신호 (I₁, I₂) 를 생성한다. 전류비에 대한 전달함수는

식 8

과 같이 표현될 수 있다.

식 8 에서, 전류비 (예를 들면, I₂/I₁) 는 차동 제어전압 (예를 들면, V_C=V_CP-V_CN) 에 대하여 지수함수 (즉, ㏈ 단위에서 선형) 이다. 또한, 전류비는 V_T의 함수이다. 그러나, 식 7 에 나타낸 바와 같이, 차동제어전압 (V_C) 는 V_C가 V_T의 스케일링 팩터를 구비하도록 온도보상되어 생성된다. V_C가 식 8 에 인가되는 경우, 식 7 과 식 8 의 V_T항이 소거되며, 전류비 (I₂/I₁) 는, 상당히 온도불변 (즉, VT 에 비의존적) 이다. 전류비 (I₂/I₁) 는 입력제어신호 (V_CTRL) 에 기초하는 조절된 신호인 제어신호 (V_C) 의 함수이다.

도 8 에 나타낸 바와 같이, 입력 차동증폭기 (812) 의 하나의 경로로부터의 전류 (I₂) 가 출력 차동증폭기 (830) 의 하나의 경로로부터의 전류로서 제공된다. 입력 차동증폭기 (812) 의 다른 경로에서의 전류 (I₁) 는 출력 차동증폭기 (830) 의 이미터 전류로서 제공된다. 차동증폭기 (830) 는 지수함수적으로 관련되는 전류신호 (I₂, I₁) 에 기초하여 차동이득제어전압 (V_G, V_G=V_GP-V_GN) 을 생성한다.

도 9 는 선형화기와 그 선형화기에 의해 제어되는 VGA 의 간략화된 모델을 나타내는 개략도이다. 선형화기의 입력 차동증폭기 (812) 는, 식 8 에 나타낸 바와 같이, 지수함수적으로 관련되는 전류 (I₁, I₂) 를 생성한다. 출력 차동증폭기는 지수함수적으로 관련되는 전류 (I₁, I₂) 를 수신하고, 그 지수함수적으로 관련되는 전류 (I₁, I₂) 에 기초하거나 대응하여 차동 이득제어전압 (V_G) 을 생성한다. 그 차동이득제어전압 (V_G) 이 VGA 에 제공된다.

VGA 는 차동 이득제어전압 (V_GP, V_GN) 을 각각 수신하는 트랜지스터 (930a, 930b) 로 이루어지는 차동증폭기 (930) 를 구비한다. 차동증폭기 (930) 는 입력전류 (I_IN) 에 선형적으로 관련되는 출력전류 (I_OUT) 를 생성하지만, 이득은 제어전압에 지수함수적으로 관련된다. 개선된 성능을 위해서, 차동증폭기 (930) 가 차동증폭기 (830) 에 (가능한 한 비슷하게) 매칭되며, 전류원 (924) 은 전류원 (824) 에 매칭된다. 차동증폭기와 전류원을 매칭하는 것은, 예를 들면, 제어회로에서 복사 (replica) 차동증폭기의 전류소모를 최소화하는 것이 바람직 할 수 있지만, 제어되는 VGA 의 전류소모는 다른 성능요건에 의해 설정될 수 있으므로, 실용적이지 않는다. 본 발명의 일 태양에 따라서, 서로 다른 전류밀도에서의 동작에도 불구하고 전류의 동작매칭을 향상시키는데 저항이 사용된다.

두개의 차동증폭기 (830, 930) 모두 동일한 차동이득제어신호 (V_G) 에 의해 제어되며, 또한, 매칭으로 인해, I_OUT대 I_IN의 비는 I₂대 I₁의 비와 대략 일치한다. VGA 에 대한 전달함수는

식9

와 같이 표현될 수 있다.

식 9 에 나타낸 바와 같이, 본 발명의 선형화기에 의해, (㏈ 단위) 선형이득전달함수가 VGA 에서의 차동증폭기에 대하여 획득될 수 있다. 도 9 의 차동증폭기 (930) 는 도 3a 의 차동증폭기 (310) 의 구성과 유사한 것을 인식 할 수 있다. (㏈ 단위) 선형이득전달함수는 선형화기를 이용하여 이득제어신호 (V_G) 를 "미리왜곡" 함으로써 차동증폭기 (930) 에 대하여 획득될 수 있다. 반면, 식 1 에 나타낸 바와 같이, 대략 선형인 (㏈ 단위에 대해서) 이득전달함수는 이득제어전압이 "미리왜곡" 되지 않는 경우 한정된 범위의 값으로 획득될 수 있다.

도 10 은 선형화기 출력차동증폭기를 VGA 차동증폭기에 매칭하는 일부 기술을 설명하는 개략도이다. 통상, 그 선형화기 차동증폭기는 전력을 절약하기 이해서 저전류에서 동작된다. 반면, 통상, VGA 차동증폭기는 요구되는 신호스윙, 선형성, 및 잡음성능을 제공하기 위해 보다 고전류에서 동작된다.

개선된 성능을 위해서, 차동증폭기는, 예를 들면, 유사한 크기로 트랜지스터를 설계하고 동일한 위치 (vicinity) 와 동일한 지향 (orientation) 으로 트랜지스터를 위치시킴으로써 물리적으로 매칭된다. 예를 들면, 통상, 제어되는 VGA 장치는 고전류에서 동작되므로, 동적 저항이 작다. (트랜지스터에서의 동적저항은 r_e V_T/I_C로서 계산되며, 여기서 I_C는 트랜지스터에서의 바이어스 전류이다.) 그러나, 기생저항은 장치의 구성이 동작전류에 변경되지 않는 특성이 있다. 통상, 제어회로에서의 복사 장치는 저전류에서 동작하며, 그들의 기생저항은 동적 저항에 비교하여 덜 중요하다. 따라서, 추가적인 저항이 복사장치의 베이스와 이미터에 부가되어 제어되는 장치의 비교적 높은 기생저항의 효과와 비슷하다. 이미터 저항을 매칭하기 위해서, 외부저항 R_ext은

식 10

이 달성되도록 트랜지스터의 이미터와 전류원 사이에 위치될 수 있으며, 여기서 r_pe는 이미터의 기생저항이다. 유사하게, 베이스저항을 매칭하기 위해서, 외부저항 (R_b) 는

식 11

이 달성되도록 트랜지스터의 베이스에서 위치될 수 있다.

일실시형태에서, 대략 유닛 이득을 갖는 버퍼 (840) 는 트랜지스터 (830a) 의 컬렉터와 베이스 사이에 결합된다. 버퍼 (840) 는 트랜지스터 (830a, 930a) 의 베이스에 대한 바이어싱을 제공한다.

명확성을 위해서, 본 발명은 바이폴라 접합 트랜지스터 (BJT) 를 이용하여 구현되는 차동증폭기를 설명한다. 또한, 본 발명은 FET, MOSFET, MESFET, HBT, P-HEMT, 및 기타 등등을 구비하는 다른 회로로 구현될 수 있다. 통상, 여기서 사용되는 바와 같이, "트랜지스터" 는 임의의 능동회로를 지칭하며, BJT 에 에 한정되는 것은 아니다.

본 발명의 선형화기는 가변이득증폭기, 감쇠기 (즉, 다이오드), 승산기, 및 다른 회로를 구비하는 다양한 가변이득소자들과 결합되여 이용될 수 있다. 통상, 선형화기의 출력단계는 가변이득소자의 이득단계에 대략 매칭하도록 설계될 수 있으며, 선형화기의 입력단계는 원하는 (㏈ 단위) 선형이득 전달함수를 제공하는 지수함수적으로 관련되는 신호를 생성하도록 설계될 수 있다.

그 선형화기는 수신기 또는 송신기에서 사용될 수 있다. 실제로, 본 발명의 선형화기는 하나 이상의 가변이득소자를 구비하며 아날로그 신호를 처리하도록 설계되는 임의의 회로에서 사용될 수 있다. 특히, 그 선형화기는 하나 이상의 변형된 IS-95 규약에 따라서 동작하도록 설계되는 송신기에서 사용될 수 있는 이점이 있다.

다양한 변형이 도 1 에 나타낸 송신기 실시형태에 대햐여 행해질 수 있다. 예를 들면, 보다 적거나 추가적인 필터, 버퍼, 및 증폭기 단계가 송신 신호경로에서 제공될 수 있다. 또한, 신호경로 내의 소자들은 서로 다른 구성에서 배치될 수 있다. 또한, 송신신호경로 내의 가변이득은 VGA (도 1 에 나타낸 바와 같이), 가변 감쇠기, 승산기, 다른 가변이득소자, 또는 상기의 결합에 의해 제공될 수 있다. 특정 구현에서, BB 버퍼 (122) 에서 PA (150; 필터 (132) 는 제외가능) 로의 송신신호경로는, 개별 소자가 이용될 수 있음에도 불구하고, 하나 이상의 집적회로 내에서 구현될 수 있다.

하나의 특정 송신기 실시형태에서, 직교변조는 디지털 처리기로부터의 직교 (Q; quadrature) 베이스밴드 신호와 동상 (I; inphase) 베이스밴드 신호에 대하여 행해진다. 이 설계에서, 한 쌍의 BB 버퍼와 믹서는 인페이스와 직교 IF LO 에 의해 I 와 Q 베이스밴드를 각각 버퍼하여 상향변환하는데 사용된다. 그 후, 그 I 및 Q 변조된 신호는 결합되어 IF 신호를 생성한다. 다른 특정 송신기 실시형태에서, 직교변조는 디지털 처리기 내에서 디지털적으로 행해질 수 있으며, 그 후, 그 변조된 신호는 하나 이상의 주파수 상향변환 단계를 이용하여 IF 또는 RF 로 상향변환된다.

송신기 (100) 는 셀룰러 통신 시스템과 같은 많은 통신 애플리케이션에서 사용될 수 있다. 셀룰러 통신 시스템의 일례는 코드분할 다중접속 (CDMA) 통신시스템, 시분할 다중접속 (TDMA) 통신 시스템, 및 아날로그 FM 통신 시스템을 포함한다. CDMA 시스템은, 이하 IS-95-A 표준으로 지칭하는, "TIA/EIA/IS-95-A Mobile Station-Base Station Compatibility Standard for Dual-Mode Wideband Spread Spectrum Cellular System" 에 조응하도록 설계된다.

그 IS-95-A 표준은 원격으로부터의 출력전력이 규정된 (예를 들면, 0.5 ㏈) 증분으로 85 ㏈ 범위에서 조절될 수 있도록 요구한다. 통사의 원격국은 대략 -50 dBm 에서 +23 dBm 사이에서 송신되도록 설계된다. (IS-95-A 는 원격국의 최소출력전력 레벨과 최대출력전력 레벨을 규정한다.) 일부 송신기 실시형태에서는, 출력 PA 는 고정이득이면서 가변 구동성능을 갖도록 설계된다. 가변구동은, 요구되지 않는 경우에는 선택적으로 꺼질 수 있는 다수개의 (즉, 병렬) 구동기를 갖는 PA 설계에 의해 제공될 수 있다.

도 1 에 나타낸 바와 같이, 바이어스 제어회로 (160a) 는 이득제어신호 (128) 을 수신하며, 수신이득제어신호에 기초하여 RF VGA (146), IF 버퍼 (142) 및 믹서 (144) 의 바이어스 전류를 조절할 수 있다. 유사하게, 바이어스 제어회로 (160b) 는 이득제어신호 (128, 148) 을 수신하여, 수신된 이득제어신호에 기초하는 PA (150) 의 바이어스 전류를 조절할 수 있다.

도 1 에 나타낸 바와 같이, 이득제어회로 (130) 와 바이어스 제어회로 (160a, 160b) 는 개별회로로서 구현된다. 그러나, 또한, 이 회로들은 단일회로 내에서 또는 디지털 처리기 (110) 와 같은 다른 회로 내에서 집적되어 구현될 수 있다. 또한, 그 제어회로는 아날로그 신호경로 내의 회로를 구현하는 집적회로 내에서 집적될 수 있다.

상술한 바람직한 실시형태에 대한 설명은 당업자가 본 발명을 제조 또는 이용할 수 있게 제공된다. 이 실시형태들의 다양한 변형이 당업자에게는 명확하며, 여기서 한정하는 일반원리는 창의적인 사고 없이도 다른 형태에 적용될 수 있다. 따라서, 본 발명은 여기서 나타낸 실시형태에 한정하려는 것이 아니라 여기서 개시한 신규한 특징과 원리의 최광위에 부응하려는 것이다.

Claims

가변이득소자에 제어신호를 제공하는 선형화기 회로로서,

입력신호를 수신하고 지수함수적으로 관련되는 신호들을 생성하도록 구성되는 제 1 회로; 및

상기 제 1 회로에 결합되며, 상기 지수함수적으로 관련되는 신호들을 수신하고 수신된 상기 지수함수적으로 관련된 신호들에 응답하여 상기 제어신호를 생성하며, 상기 가변이득소자 내에서 이득회로에 대략 매칭되는 제 2 회로를 구비하는 것을 특징으로 하는 선형화기 회로.
제 1 항에 있어서,

상기 제 1 회로는 차동증폭기를 구비하는 것을 특징으로 하는 선형화기 회로.
제 2 항에 있어서,

상기 차동증폭기는 한 쌍의 트랜지스터를 구비하며, 상기 지수함수적으로 관련되는 신호들은 상기 한 쌍의 트랜지스터를 통하여 흐르는 일련의 전류를 포함하는 것을 특징으로 하는 선형화기 회로.
제 1 항에 있어서,

상기 제 2 회로는 차동증폭기를 구비하는 것을 특징으로 하는 선형화기 회로.
제 4 항에 있어서,

상기 차동증폭기는 공통지점에서 함께 결합되는 한 쌍의 트랜지스터를 구비하며, 상기 지수함수적으로 관련되는 신호들 중의 하나는 상기 트랜지스터들 중의 하나에 제공되고, 상기 지수함수적으로 관련되는 신호들 중의 다른 하나는 상기 공통지점에 제공되는 것을 특징으로 하는 선형화기 회로.
제 5 항에 있어서,

상기 지수함수적으로 관련되는 신호들 중에 하나가 제공되는 상기 트랜지스터의 베이스와 컬렉터는 함께 결합되는 것을 특징으로 하는 선형화기 회로.
제 6 항에 있어서,

상기 제 2 회로는 상기 지수함수적으로 관련되는 신호들 중의 하나가 제공되는 상기 트랜지스터의 상기 베이스와 상기 컬렉터 사이에 결합되는 버퍼를 더 구비하는 것을 특징으로 하는 선형화기 회로.
제 4 항에 있어서,

상기 제 2 회로는 상기 차동증폭기에 결합되는 일련의 저항들을 더 구비하여상기 가변이득소자 내에서 상기 이득회로의 저항특성과 상기 차동증폭기의 저항 특성을 매칭하는 것을 특징으로 하는 선형화기 회로.
제 5 항에 있어서,

상기 제 2 회로는 상기 한 쌍의 트랜지스터의 상기 베이스에 결합되는 일련의 저항을 더 구비하는 것을 특징으로 하는 선형화기 회로.
제 5 항에 있어서,

상기 제 2 회로는 상기 한 쌍의 트랜지스터의 상기 이미터에 결합되는 일련의 저항을 더 구비하는 것을 특징으로 하는 선형화기 회로.
제 1 항에 있어서,

상기 입력신호는 상한 및 하한에 의해 한정되는 범위내로 조절되는 것을 특징으로 하는 선형화기 회로.
제 1 항에 있어서,

상기 입력신호는 상기 지수함수적으로 관련되는 신호들의 비율이 온도변화에 대략 불변하도록 온도보상되는 것을 특징으로 하는 선형화기 회로.
제 1 항에 있어서,

상기 입력신호는 연속적으로 조절가능한 것을 특징으로 하는 선형화기 회로.
제 13 항에 있어서,

상기 입력신호는 개별 단계에서 더 조절가능한 것을 특징으로 하는 선형화기 회로.
가변이득소자에 제어신호를 제공하는 선형화기 회로로서,

복수개의 회로단을 구비하되, 각각의 단은,

입력제어신호 즉 이전 (preceding) 단으로부터의 출력신호를 수신하여 지수함수적으로 관련되는 신호들을 생성하도록 구성된 제 1 회로; 및

상기 제 1 회로에 결합되며, 상기 지수함수적으로 관련되는 신호들을 수신하고 수신된 상기 지수함수적으로 관련되는 신호들에 응답하여 상기 출력신호를 생성하도록 구성되며, 상기 가변이득소자 내에서 이득회로에 대략 매칭되는 제 2 회로를 구비하며, 그리고

상기 각각의 단은 전체 전달함수의 일부에 대한 선형 전달함수를 제공하도록 구성되는 것을 특징으로 하는 선형화기 회로.
가변이득소자에 이득제어신호를 제공하는 이득제어회로로서,

입력제어신호를 수신하고 조절하여 조절된 제어신호를 생성하도록 구성되는 조절 회로; 및

상기 조절 회로에 결합되는 선형화기 회로를 구비하되,

상기 선형화기 회로는 상기 조절 제어신호를 수신하고 처리하여 상기 이득제어신호를 생성하며, 상기 이득제어신호는 특정 범위의 값으로, 상기 가변이득소자에서 ㏈ 단위로 대략 선형인 전달함수를 제공하는 것을 특징으로 하는 이득제어회로.
제 16 항에 있어서,

상기 선형화기 회로는,

상기 조절된 회로신호를 수신하여 지수함수적으로 관련되는 일련의 신호들을 생성하도록 구성되는 제 1 차동증폭기; 및

상기 제 1 차동증폭기에 결합되며 상기 지수함수적으로 관련되는 신호들을 수신하여 상기 이득제어신호를 생성하도록 구성되는 제 2 차동증폭기를 구비하는 것을 특징으로 하는 이득제어회로.
제 16 항에 있어서,

상기 조절 회로는,

상기 입력제어신호를 수신하여 클리핑된 제어신호를 제공하도록 구성되며, 상한과 하한에 의해 한정되는 범위의 값으로 제한되는 클리핑 회로를 구비하는 것을 특징으로 하는 이득제어회로.
제 16 항에 있어서,

상기 조절회로는,

상기 입력제어신호를 수신하고, 상기 가변이득소자에서의 상기 이득전달함수가 온도변화에 대략 불변이도록 온도보상된 신호를 제공하도록 구성되는 온도보상회로를 구비하는 것을 특징으로 하는 이득제어회로.
제 16 항에 있어서,

상기 조절 회로는,

트림신호와 상기 입력제어신호를 수신하도록 구성되며, 상기 신호들을 결합되여 상기 조절된 제어신호를 생성하는 것을 특징으로 하는 합산회로를 구비하는 것을 특징으로 하는 이득제어회로.
아날로그 신호를 처리하는 회로로서,

직렬로 결합되어 상기 아날로그 신호를 수신하도록 동작하며, 개별 이득제어신호에 기초하여 상기 아날로그 신호에 특정 이득을 각각 제공하는 하나 이상의 가변이득소자; 및

상기 하나 이상의 가변이득소자에 결합되는 하나 이상의 이득제어회로를 구비하되,

상기 하나 이상의 이득제어회로 중의 하나 이상은, 입력제어신호를 수신하고 처리하여 상기 이득제어신호를 생성하도록 구성되는 선형화기 회로를 구비하되,

상기 이득제어신호는, 특정범위의 값으로, 상기 이득제어신호를 수신하도록 동작하는 상기 가변 이득소자에서 ㏈ 단위로 대략 선형인 이득 전달함수를 제공하는 것을 특징으로 하는 아날로그 처리회로.
제 21 항에 있어서,

상기 하나 이상의 가변이득소자 중의 하나 이상은 가변이득증폭기인 것을 특징으로 하는 아날로그 처리회로.
제 21 항에 있어서,

상기 이득제어회로는, 상기 입력제어신호를 수신하여 클리핑된 제어신호를 생성하도록 구성되는 클리핑 회로를 더 구비하되,

상기 선형화기 회로는 클리핑된 제어신호를 수신하고 처리하도록 구성되며, 상기 이득전달함수는, 상기 입력제어신호가 높은 문턱값을 초과하는 경우에는 보다 높은 이득을, 상기 입력제어신호가 낮은 문턱값 아래로 떨어지는 경우에는 보다 낮은 이득을 구비하는 것을 특징으로 하는 아날로그 처리회로.
제 21 항에 있어서,

상기 이득제어회로는, 상기 입력제어신호와 트림신호를 수신하도록 구성되며, 상기 신호들을 결합되여 결합된 제어신호를 생성하는 합산회로를 더 구비하되,

상기 선형화기 회로는 상기 결합된 제어신호를 수신하고 처리하도록 구성되며, 상기 이득전달함수는 상기 트림 신호의 값에 기초하여 수직 방향으로 조절가능한 것을 특징으로 하는 아날로그 처리회로.
제 21 항에 있어서,

상기 이득제어회로는, 상기 입력제어신호를 수신하며 온도보상된 신호를 제공하도록 구성되는 온도보상회로를 더 구비하되,

상기 선형화기 회로는 상기 온도보상된 신호를 수신하고 처리하도록 구성되며, 상기 이득전달함수는 온도변화에 대하여 대략 불변인 것을 특징으로 하는 아날로그 처리회로.
제 21 항에 기재된 처리회로를 구비하는 것을 특징으로 하는 송신기.
제 21 항에 기재된 처리회로를 구비하는 것을 특징으로 하는 수신기.
셀룰러 전화기에서의 송신기로서,

직렬로 결합되어 아날로그 신호를 수신하도록 동작하며, 개별 이득제어신호에 기초하여 상기 아날로그 신호에 특정 이득을 각각 제공하는 하나 이상의 가변 이득소자; 및

상기 하나 이상의 가변 이득소자에 결합되는 하나 이상의 이득제어회로를 구비하되,

상기 하나 이상의 이득제어회로의 하나 이상은, 입력제어신호를 수신하고 클리핑된 제어신호를 생성하도록 구성되는 클리핑 회로;

상기 클리핑된 제어신호와 트림신호를 수신하며, 상기 신호들을 결합되여 결합된 제어신호를 생성하는 합산회로; 및

상기 결합된 제어신호를 수신하고 처리하여 상기 이득제어신호를 생성하도록 구성되는 선형화기 회로를 구비하되, 상기 이득제어신호는, 특정 범위의 값으로, 상기 이득제어신호를 수신하도록 동작하는 상기 가변이득소자 내의 대략 ㏈ 단위로 선형인 이득전달함수를 제공하는 것을 특징으로 하는 셀룰러 전화기에서의 송신기.