KR20030039239A - 반도체 소자의 캐패시터 제조방법 - Google Patents

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Abstract

본 발명은 Ta2O5막의 고유전체막을 갖는 반도체 소자의 캐패시터에서 Ta2O5막 내의 불순물을 제거하여 누설전류 발생을 방지하고, 열처리 공정에 따른 유효 유전체막 두께의 증가를 방지함과 동시에 Ta2O5막의 유전율을 증가시킴으로써, 고집적화에 따른 충분한 정전용량을 확보할 수 있는 캐패시터 제조방법을 제공한다. 본 발명에 따른 반도체 소자의 캐패시터는 하부전극과, 고유전체막, 및 상부전극으로 이루어지고, 하부전극은 제 1 금속막으로 형성하고, 고유전체막은 Ta2O5-TiO2막으로 형성하며, 상부전극은 제 2 금속막으로 형성한다. 바람직하게, 제 1 금속막은 Ru막으로 형성하고, 제 2 금속막은 Ru막 또는 TiN막으로 형성한다. 또한, Ta2O5-TiO2막은 Ta2O5막을 반응개스로서 NH3를 이용하여 증착하고 인시튜 방식으로 TiO2막을 도핑하여 형성하며, TiO2의 도핑시 Ti양을 0.001 내지 1cc로 조절한다.

Description

반도체 소자의 캐패시터 제조방법{METHOD OF MANUFACTURING CAPACITOR IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 Ta2O5와 같은 고유전체막을 갖는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
일반적으로, 메모리셀에 사용되는 캐패시터는 스토리지(storage)용 하부 전극, 유전체막, 및 플레이트(plate)용 상부전극으로 이루어지며, 제한된 면적 내에서 큰 커패시턴스를 얻기 위해서는 얇은 유전체막 두께를 확보하거나, 3차원적인 캐패시터의 구조를 통해서 유효 면적을 증가시키거나, 유전율이 높은 물질을 사용하여 유전체막을 형성하는 등의 몇 가지 조건이 만족되어야만 한다.
한편, 반도체 소자의 캐패시터는 통상적으로 주어진 유전체막의 두께에서 누설 전류가 적어지면 적어질수록 파괴 전압이 커지면 커질수록 우수한 유전체막을 얻지만, 유전체막의 두께가 100Å 이하로 박막화될 경우 파울러-노드하임(Fowler-Nordheim) 터널링에 의하여 누설 전류가 증가하여 신뢰성이 저하된다. 또한, 캐패시터의 유효 면적을 증가시키기 위하여 3차원 구조를 이용해서 스토리지노드 전극의 단면적을 증가시킬 경우에는 소자의 고집적화에 따른 복잡한 구조로 인하여 제조공정이 어려워진다. 이러한 이유에 의해서 최근에는 메모리 셀에 이용되는 캐패시터는 좁은 면적에서도 고용량의 확보가 충분히 이루어질 수 있도록 고 유전율을 가지는 물질을 캐패시터의 유전체막으로 이용하는 방법을 주로 사용하고 있다.
이러한, 고유전율을 가지는 유전체로는 TiO2, Ta2O5등이 있는데, 이 중에서 특히 Ta2O5는 화학기상증착법으로 증착하지만 Ta(OC2H5)5와 O2를 소스 가스로 사용하여 형성하기 때문에 탄소를 포함하고 이 탄소는 이후 누설전류의 경로(leakage pass)로서 작용하게 된다. 또한, 증착한 Ta2O5은 비정질 상태로서 막질이 불량하고 누설 전류가 크기 때문에, Ta2O5증착 후 막질 개선을 위하여 소정의 열처리 공정을수행해야 한다. 그러나, 하부전극이 폴리실리콘으로 이루어졌을 때 상기 열처리 공정시 전극들 사이에 내재되는 Ta2O5과 폴리실리콘이 산화되어 유효 유전체막 두께의 증가를 야기시켜 유전체막의 기능을 저하시킴으로써, 고집적화에 따른 충분한 정전용량을 확보하는데 어려움이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 본 발명은 Ta2O5막 내의 불순물을 제거하여 누설전류 발생을 방지하고, 열처리 공정에 따른 유효 유전체막 두께의 증가를 방지함과 동시에 Ta2O5막의 유전율을 증가시킴으로써, 고집적화에 따른 충분한 정전용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
※ 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판20 : 폴리실리콘막
30 : 배리어막40 : 제 1 금속막
50 : Ta2O5-TiO2막60 : 제 2 금속막
상기 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 캐패시터는 하부전극과, 고유전체막, 및 상부전극으로 이루어지고, 하부전극은 제 1 금속막으로 형성하고, 고유전체막은 Ta2O5-TiO2막으로 형성하며, 상부전극은 제 2 금속막으로 형성한다.
바람직하게, 제 1 금속막은 Ru막으로 형성하고, 제 2 금속막은 Ru막 또는TiN막으로 형성한다. 또한, Ta2O5-TiO2막은 Ta2O5막을 반응개스로서 NH3를 이용하여 증착하고 인시튜 방식으로 TiO2막을 도핑하여 형성하며, TiO2의 도핑시 Ti양을 0.001 내지 1cc로 조절한다.
또한, 상기 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 상부에 폴리실리콘막 및 배리어막이 순차적으로 증착된 반도체 기판을 준비하는 단계; 반도체 기판 상에 상부전극으로서 제 1 금속막을 형성하는 단계; 제 1 금속막 상부에 유전체막으로서 Ta2O5-TiO2막을 형성하는 단계; Ta2O5-TiO2막을 열처리하는 단계; 및 Ta2O5-TiO2막 상부에 하부전극으로서 제 2 금속막을 형성하는 단계를 포함한다.
바람직하게, 제 1 금속막은 Ru막으로 형성하고, 제 2 금속막은 Ru막 또는 TiN막으로 형성하고, Ta2O5-TiO2막은 Ta2O5막을 반응개스로서 NH3를 이용하여 증착하고, 인시튜 방식으로 TiO2막을 도핑하여 형성하며, TiO2의 도핑시 Ti양을 0.001 내지 1cc로 조절한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1a 내지 1c는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 소정의 공정이 완료된 반도체 기판 상에 도핑된 폴리실리콘막(20)을 형성하고, 폴리실리콘막(20)의 표면을 HF 나 BOE(Buffer OxideEtchant)로 식각하여 폴리실리콘막(20) 표면에 존재하는 자연산화막을 제거한 다음, 폴리실리콘막(20) 상부에 배리어막(30) TiN/Ti막을 형성한다. 그 후, 배리어막(30) 상부에 캐패시터의 하부전극막으로서 제 1 금속막(40), 바람직하게 Ru막을 화학기상증착(Chemical Vapor Deposition; CVD)으로 100 내지 500Å의 두께로 증착한다. 더욱 바람직하게, Ru 막은 트리스(2,4-옥탄디오나토)루테늄 (Tris(2,4-octanedionato)ruthenium) 을 기상상태로 만들고, 30 내지 1000sccm의 O2및 NH3를 반응개스로 하여, 0.1 내지 10Torr 의 압력과 200 내지 350℃의 온도하에서 형성한다.
도 1b를 참조하면, 제 1 금속막(40) 상부에 유전체막으로서 Ta2O5에 TiO2가 도핑된 Ta2O5-TiO2막(50)을 형성한다. 바람직하게, Ta2O5-TiO2막(50)은 170 내지 190℃의 온도로 가열된 기화기에서 탄탈륨 에칠레이트(Ta(OC2H5)5)를 기상상태로 만들고, Ta2O5-TiO2막(50)에 함유된 탄소를 제거하기 위하여, 반응개스로서 10 내지 1000sccm의 NH3를 이용하여, 0.1 내지 2Torr 의 압력과 300 내지 400℃의 온도하에서 Ta2O5막을 증착하고, 인시튜(in-situ) 방식으로 TiO2를 도핑하여 형성한다. TiO2의 도핑시 Ti양은 0.001 내지 1cc로 조절한다.
그리고 나서, Ta2O5-TiO2막(50)의 막질을 개선하기 위하여 소정의 열처리 공정을 수행한다. 바람직하게, 열처리 공정은 300 내지 500℃의 온도에서 저온열처리 공정을 수행한 후 500 내지 650℃의 온도에서 고온열처리 공정을 수행한다. 바람직하게, 저온열처리 공정은 N2＋O2또는 N2O를 이용한 플라즈마 처리나 UV/03처리로 수행하고, 고온열처리 공정은 N2개스를 이용한 노 어닐(furnace anneal) 공정이나 급속열처리(Rapid Thermal Processing)로 수행한다.
그 후, 도 1c에 도시된 바와 같이, Ta2O5-TiO2막(50) 상부에 상부전극막으로서 제 2 금속막(60)을 형성하여 캐패시터를 완성한다. 바람직하게, 제 2 금속막(60)은 Ru막 또는 TiN막으로 형성한다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 하부전극을 Ru막과 같은 금속막으로 형성하여 후속 열처리 공정시 산화로 인한 유전체막의 두께변화를 방지할 수 있고, 유전체막을 Ta2O5막에 TiO2가 도핑된 Ta2O5-TiO2막으로 형성하여 고유전율을 얻을 수 있을 뿐만 아니라, Ta2O5-TiO2막의 형성시 반응개스로서 NH3개스를 이용하여 Ta2O5-TiO2막에 함유된 탄소를 제거하여 유전체막의 특성을 향상시킴으로써, 고집적화에 따른 충분한 캐패시터 용량을 확보할 수 있는 효과를 얻을 수 있다.
본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
전술한 본 발명은 Ta2O5막에서의 누설전류 발생을 방지하고, 유효 유전체막 두께의 증가를 방지함과 동시에 Ta2O5막의 유전율을 증가시키는 효과가 있으며, 이에 따라 고집적 소자 개발을 촉진하는 효과가 있다.

Claims (23)

  1. 하부전극과, 고유전체막, 및 상부전극으로 이루어진 반도체 소자의 캐패시터 제조방법으로서,
    상기 하부전극은 제 1 금속막으로 형성하고,
    상기 고유전체막은 Ta2O5-TiO2막으로 형성하며,
    상기 상부전극은 제 2 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 금속막은 Ru막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  3. 제 2 항에 있어서,
    상기 Ru막은 화학기상증착으로 100 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 Ta2O5-TiO2막은 Ta2O5막을 증착하고 인시튜 방식으로 TiO2막을 도핑하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제 4 항에 있어서,
    상기 Ta2O5막은 반응개스로서 NH3를 이용하여 증착하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  6. 제 5 항에 있어서,
    상기 NH3의 유량은 10 내지 1000 sccm로 유지하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  7. 제 4 항에 있어서,
    상기 Ta2O5막은 0.1 내지 2Torr 의 압력과 300 내지 400℃의 온도하에서 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  8. 제 4 항에 있어서,
    상기 Ta2O5막은 170 내지 190℃의 온도로 가열된 기화기에서 탄탈륨 에칠레이트(Ta(OC2H5)5)를 기상상태로 만들고, 반응개스로서 10 내지 1000sccm의 NH3를 이용하여, 0.1 내지 2Torr 의 압력과 300 내지 400℃의 온도하에서 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  9. 제 4 항에 있어서,
    상기 TiO2의 도핑시 Ti양을 0.001 내지 1cc로 조절하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  10. 제 1 항에 있어서,
    상기 제 2 금속막은 Ru막 또는 TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  11. 상부에 폴리실리콘막 및 배리어막이 순차적으로 증착된 반도체 기판을 준비하는 단계;
    상기 반도체 기판 상에 상부전극으로서 제 1 금속막을 형성하는 단계;
    상기 제 1 금속막 상부에 유전체막으로서 Ta2O5-TiO2막을 형성하는 단계;
    상기 Ta2O5-TiO2막을 열처리하는 단계; 및
    상기 Ta2O5-TiO2막 상부에 하부전극으로서 제 2 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  12. 제 11 항에 있어서,
    상기 제 1 금속막은 Ru막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  13. 제 12 항에 있어서,
    상기 Ru막은 화학기상증착으로 100 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  14. 제 11 항에 있어서,
    상기 Ta2O5-TiO2막은 Ta2O5막을 증착하고 인시튜 방식으로 TiO2막을 도핑하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  15. 제 14 항에 있어서,
    상기 Ta2O5막은 반응개스로서 NH3를 이용하여 증착하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  16. 제 15 항에 있어서,
    상기 NH3의 유량은 10 내지 1000 sccm로 유지하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  17. 제 14 항에 있어서,
    상기 Ta2O5막은 0.1 내지 2Torr 압력 및 300 내지 400℃의 온도하에서 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  18. 제 14 항에 있어서,
    상기 Ta2O5막은 170 내지 190℃의 온도로 가열된 기화기에서 탄탈륨 에칠레이트(Ta(OC2H5)5)를 기상상태로 만들고, 반응개스로서 10 내지 1000sccm의 NH3를 이용하여, 0.1 내지 2Torr 의 압력과 300 내지 400℃의 온도하에서 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  19. 제 14 항에 있어서,
    상기 TiO2의 도핑시 Ti양을 0.001 내지 1cc로 조절하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  20. 제 11 항에 있어서,
    상기 열처리는 저온열처리 공정을 수행한 후 고온열처리 공정을 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  21. 제 20 항에 있어서,
    상기 저온열처리 공정은 300 내지 500℃의 온도에서 N2＋O2또는 N2O를 이용한 플라즈마 처리나 UV/03처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  22. 제 20 항에 있어서,
    상기 고온열처리 공정은 500 내지 650℃의 온도에서 N2개스를 이용한 노 어닐(furnace anneal) 공정이나 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  23. 제 11 항에 있어서,
    상기 제 2 금속막은 Ru막 또는 TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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