KR20030038706A - Ｕｓｂ 장치용 클록 제너레이터 - Google Patents

Ｕｓｂ 장치용 클록 제너레이터 Download PDF

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Abstract

USB-시방에 따라 0.25%의 데이터 전송 레이트 정확도가 요구된다. 상기 정확도를 가능하게 하는 클록 신호를 발생시키기 위해, 본 발명에 따라 수정 없이 작동하는 클록 제너레이터 유닛이 사용된다. 본 발명에 따른 클록 제너레이터 유닛은 내부 클록 제너레이터(11), 상기 내부 클록 제너레이터(11)에 접속된 펄스 카운터(17), 펄스 수 메모리(18) 및 펄스 필터(14)를 포함한다. 상기 펄스 카운터는 USB-시방에 따라 전송되는 동기화 신호(16)의 2개의 펄스 사이에 내부적으로 발생된 클록 펄스의 수를 계수한다. 검출된 펄스 수와 설정 펄스 수간의 차이가 평가되어 펄스를 억압하는 펄스 필터(14)의 제어를 위해 사용된다. 이로 인해, 안정화된 클록 신호(13)가 발생된다.

Description

ＵＳＢ 장치용 클록 제너레이터{Clock generator, particularly for USB devices}
USB-시방(USB specification)에 따라 데이터 전송 레이트에 대해 일정한 정확도가 지켜져야 한다. 전속력 모드(full-speed mode)에서는 +/- 0.25%의 정확도가 요구된다. 이 정확도는 클록 정확도를 통해서만 얻어질 수 있고, 사용된 클록도 상기 높은 정확도를 가져야 한다. 그러나, USB-버스는 명시적인 클록 라인을 포함하지 않는다. 따라서, 각각의 장치는 하나의 고유 클록 제너레이터를 구비해야 한다. 클록 신호에 대한 정확도가 얻어지지 않으면, 이 장치는 USB-호환성을 갖지 않는다.
클록 신호는 통상적으로 칩 상의 하나의 회로에 의해 발생되며, +/- 3%의 정확도가 얻어질 수 있다. 상기 정확도를 높이기 위해, 부가의 수정(crystal)을 사용하는 것이 공지되어 있다. 이러한 수정 발진기 회로는 예컨대 "Tietze, Schenk: Halbleiter-Schaltungstechnik, springer Verlag 1999, 제 11권, 페이지 90 이하에 공지되어 있다. 상기 수정 모듈은 외부 부품으로 실시된다. 그러나, 많은 용도에서는 모든 부품이 하나의 칩 상에 배치되는 것이 필요하거나 바람직하다. 외부 수정의 사용 시, 칩에 하나 또는 2개의 부가 핀이 필요하지만, 이것은 일반적으로 바람직하지 않으며 부가의 비용을 야기한다. 또 다른 문제점은 수정의 크기인데, 왜냐하면 칩 카드에서는 800 μm의 두께를 초과해서는 안되기 때문이다. 수정에 의해 상기 시방이 지켜질 수 없다.
본 발명은 특히 USB-장치와 함께 사용되는 클록 제너레이터 유닛에 관한 것이다.
도 1은 USB-표준에 따른 2 장치의 접속을 나타낸 블록 회로도.
도 2는 클록 제너레이터 유닛의 제 1 실시예의 블록 회로도.
도 3은 도 2에 따른 클록 제너레이터 유닛의 제 2 실시예의 블록 회로도.
본 발명의 목적은 수정 모듈을 사용하지 않고도 매우 높은 정확도의 클록 신호를 발생시키는 클록 제너레이터 유닛을 제공하는 것이다.
상기 목적은
- 안정화된 클록 신호의 설정 클록 주파수 보다 크거나 같은 내부 클록 주파수를 가진 클록 펄스를 발생시키는 내부 클록 제너레이터,
- 내부 클록 제너레이터에 접속되며 동기화 신호에 의해 스타트 값에 세팅 가능한 펄스 카운터,
- 동기화 신호의 선행 펄스간에 발생된 클록 펄스의 수가 실제값으로서 저장될 수 있는 펄스 수 메모리, 및
- 펄스 수 메모리에 저장된 수 및 클록 펄스의 고정된 설정 수로부터, 발생된 클록 신호로부터 필터링될 펄스의 수를 검출하고, 설정 수에 상응하는 클록 펄스의 수가 안정화된 클록 신호로서 인출될 수 있도록, 상기 발생된 클록 신호를 필터링하는 펄스 필터를 포함하는 클록 제너레이터 유닛에 의해 달성된다.
본 발명에 따른 클록 제너레이터 유닛의 동작은 USB-시방에 따라 규칙적인간격으로, 전속력 모드에서 예컨대 매 밀리초 마다, 동기화 펄스가 전송된다. 상기 동기화 신호의 주파수는 요구된 데이터 전송 레이트 보다 훨씬 더 높은 정확도를 갖는다. 동기화 신호의 펄스간 고정 간격 및 소정 설정 주파수를 기초로, 클록 제너레이터가 동기화 신호의 2개의 펄스 사이에 얼마나 많은 클록 펄스를 발생해야 하는지가 결정된다. 2개의 선행 동기화 펄스 사이의 펄스의 실제 수와 펄스의 설정 수를 비교함으로써, 실제 클록 주파수와 설정 클록 주파수의 편차가 어느 정도인지가 검출된다. 내부에서 발생된 클록 신호로부터 초과 펄스를 필터링함으로써, 실제 클록 주파수가 요구되는 설정 클록 주파수로 감소될 수 있다.
바람직한 실시예에서는, 2개의 선행 동기화 신호 사이의 펄스의 수가 평가될 뿐만 아니라, 다수의 주기간의 평균값이 형성된다. 이로 인해, 주파수의 변동폭이 더욱 감소될 수 있다.
본 발명에 따른 클록 제너레이터 유닛이 기술, 온도 또는 전류 소비와 같은 파라미터와 무관한 것이 바람직하다. 따라서, 제조 공차를 지키기 위한 고가의 조치들이 필요 없게 된다.
USB-시방에 따라 동기화 신호의 정확도가 필요한 안정화된 클록 주파수의 정확도 보다 5 이상의 팩터 만큼 더 정확하다. 이로 인해, 소자들의 튜닝에 대한 충분히 큰 변동 범위가 주어진다.
또한, 내부의 안정화된 클록 신호가 안정화된 클록 신호로서 다루어지고, 그것의 주파수가 작동 클록 신호의 설정 클록 주파수 보다 우수의 비율(even numbered ratio)로 큰 것이 바람직하다. 이 경우, 분주기가 제공되며, 상기 분주기가 내부의 안정화된 클록 신호로부터 예정된 설정 클록 주파수를 가진 작동 클록 신호를 발생한다.
또한, 펄스 메모리의 값 및/또는 동기화 디코더의 출력 신호 및/또는 신호 디코더의 출력 신호가 내부 클록 제너레이터로 피드백됨으로써, 내부 클록 제너레이터의 주파수가 재조정될 수 있다.
본 발명의 또 다른 세부 사항 및 실시예는 종속항에 제시된다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
USB-접속은 도 1에 따라 2개의 장치간에 실시되는데, 하나는 USB-호스트(1)라 하고 다른 하나는 USB-장치(2)라 한다. USB-호스트(1)의 역할은 예컨대 PC 또는 HUB가 수행한다. USB-장치(2)로는 마찬가지로 HUB 또는 예컨대 키보드, 마우스, 스캐너 또는 칩 카드가 사용될 수 있다. 5 볼트 접속 및 접지 접속과 더불어 2개의 데이터 라인(D+ 및 D-)이 제공된다. 상기 2개의 데이터 라인(D+ 및 D-)을 통해 USB-호스트(1)와 USB-장치(2)간의 데이터 통신이 이루어진다. USB-장치가 얼마나 큰 전류를 필요로 하는지에 따라, 버스 접속 또는 별도의 전압원을 통한 전압 공급이 이루어진다.
클록 라인은 USB-시방에 따라 제공되지 않는다. 따라서, 각각의 USB-장치는 명세서 도입부에 설명된 바와 같이 높은 정확도의 요구에 부합하는 고유의 클록 제너레이터를 가져야 한다. USB-호스트(1)와 USB-장치(2)간의 데이터 통신의 동기화를 위해, USB-호스트(1)는 전속력(full-speed) 모드로 1ms의 간격을 두고 동기화 신호를 전송한다. 이것은 전속력 모드에서 0.05%의 정확도를 갖는다.
도 2는 데이터 전송 레이트의 요구된 정확도를 얻기 위해 내부에서 발생된 클록 신호를 조작하기 위해 고정확도의 동기화 신호를 이용하는 USB-장치(2)의 클록 제너레이터 유닛을 도시한다.
내부 클록 제너레이터(11)는 안정화되지 않은 클록 신호(12)를 발생시키는데, 상기 클록 신호의 주파수는 안정화된 주파수 보다 높다. 안정화되지 않은 클록 신호(12)를 안정화된 클록 신호(13)로 만들기 위해, 펄스 필터(14)에서 개별 펄스가 억압(suppress)된다. 얼마나 많은 펄스가 억압되어야 하는지의 정보를 얻기 위해, 동기화 신호(16)의 2개의 펄스간에 발생된, 안정화되지 않는 클록 신호(12)의 펄스 수가 계수되고 설정 펄스 수와 비교된다.
동기화 디코더(15)는 데이터 라인(D+ 및 D-)상의 입력 신호(3)로부터 동기화 신호(16)를 디코딩한다. 동기화 신호(16)의 펄스에 의해, 펄스 카운터(17)가 리셋된다. 후속해서, 상기 카운터는 안정화되지 않은 클록 신호(12)의 펄스에 의해 업-카운팅된다. 펄스 카운터(17)의 리셋과 동시에, 실제 카운터 계수가 펄스 수 메모리(18)에 기입된다. 펄스 수 메모리에 있는 값은 2개의 선행 동기화 펄스(16) 사이에 발생되었던 클록 펄스(12)의 수를 나타낸다. 펄스 수 메모리(18)는 펄스필터(14)와 접속됨으로써, 펄스 필터(14)가 설정 펄스 수와 마지막 주기 동안 발생된 펄스 수간의 차이가 얼마나 큰지를 평가할 수 있다. 상기 펄스 수는 내부 클록 신호(12)로부터 필터링된다. 2개의 동기화 신호 주기 동안 내부 클록 제너레이터(11)의 클록 주파수가 동일하면, 펄스 필터(14)의 출력에서의 주파수는 제 2 주기 동안 설정 주파수에 정확히 상응한다.
펄스 필터(14)의 출력 신호, 즉 안정화된 클록 신호(13)는 바람직한 형태로 필요한 클록 신호(20) 보다 훨씬 크고, 이것에 대해 우수의 비율을 갖는다. 분주기(19)에 의해 최후로 필요한 작동 클록 신호(20, USB 전속력에서 그 주파수는 12 MHz)가 얻어진다. 이 경우, 안정화된 클록 신호에 대한 설정 주파수는 분주기(19)가 4:1의 비율로 실시되면 48 MHz이다. 후속해서, 12 MHz를 가진 작동 클록 신호(20)가 동기화 디코더(15) 및 데이터 신호 디코더(21)에 공급된다.
본 발명을 설명하기 위해, 상기의 수의 예가 계속된다. 안정화되지 않은 클록 신호(12)의 주파수가 3% 상부로 편차를 가지면, 발생된 주파수는 49.44 MHz이다. 1 ms의 동기화 신호 주기 동안 49,440 클록 신호가 발생되는 한편, 설정 클록 펄스 수는 48 MHz에 상응하게 48,000 이다. 따라서, 바람직하게는 동일한 간격으로 1,440 펄스가 억압되어야 한다. 이 경우에, 대략 매 34번째 펄스가 필터링될 것이다.
데이터 신호 디코더(21)는 12 MHz의 설정 클록 주파수에 의해, 라인(D+ 및 D-)을 통해 인가된 입력 신호(3)를 디코딩하고, 디코딩된 출력 신호(12)를 후속 처리를 위해 출력한다.
데이터의 전송은 12 MHz의 동일한 안정화된 클록 주파수를 사용해서 이루어진다.
도 3의 실시예에서는 내부 클록 제너레이터(31)가 재조정 가능하게 형성된다. 동기화 신호(16) 및, 펄스 수 메모리(18)에 저장된 값을 사용해서 또는 데이터 신호 디코더(21)의 출력 신호를 사용해서, 내부 클록 제너레이터(31)에 의해 발생된 주파수가 재조정된다. 이로 인해, 안정화되지 않은 클록 신호(12)와 안정화된 클록 신호(13)간의 차이가 처음부터 훨씬 작아진다.
조정을 개선시키기 위한 또 다른 방법은 선행 동기화 신호 주기의 펄스의 수가 평가될 뿐만 아니라 다수의 선행 주기간에 평균값이 형성되는 것이다. 이로 인해, 펄스 수의 발생한 극한값이 훨씬 작아진다.
물론, 본 발명이 USB-전속력 모드에만 국한되는 것은 아니며, 저속(low-speed) 모드에도 적용될 수 있다. 여기서, 요구되는 정확도는 1.5%이며, 이것은 훨씬 더 간단히 이루어질 수 있다.
또한, 충분히 정확한 동기화 신호가 제공된다면, 본 발명이 다른 응용에 적용될 수 있다.

Claims (6)

  1. - 안정화된 클록 신호의 설정 클록 주파수 보다 크거나 같은 내부 클록 주파수를 가진 클록 펄스(12)를 발생시키는 내부 클록 제너레이터(11; 31),
    - 내부 클록 제너레이터(11; 31)에 접속되며 동기화 신호(16)에 의해 스타트 값으로 세팅 가능한 펄스 카운터(17),
    - 동기화 신호(16)의 선행 펄스간에 발생된 클록 펄스의 수가 실제값으로서 저장될 수 있는 펄스 수 메모리(18), 및
    - 펄스 수 메모리(18)에 저장된 수 및 클록 펄스의 고정된 설정수로부터, 발생된 클록 신호(12)로부터 필터링될 펄스의 수를 검출하고, 설정 수에 상응하는 클록 펄스의 수가 안정화된 클록 신호(13)로서 인출될 수 있도록, 상기 발생된 클록 신호(12)를 필터링하는 펄스 필터(14)를 포함하는 클록 제너레이터 유닛.
  2. 제 1항에 있어서,
    상기 펄스 수 메모리(18)가 동기화 신호(16)의 2개의 선행 펄스 사이에 발생된 클록 펄스의 수를 포함하는 것을 특징으로 하는 클록 제너레이터 유닛.
  3. 제 1항에 있어서,
    상기 펄스 수 메모리(18)가 동기화 신호(16)의 다수의 선행 펄스 사이에 발생된 클록 펄스의 평균 수를 포함하는 것을 특징으로 하는 클록 제너레이터 유닛.
  4. 제 1항에 있어서,
    상기 동기화 신호(16)가 동기화 디코더(15)에 의해 입력 신호(3)로부터 검출되고, 상기 안정화된 클록 신호(13)가 동기화 디코더(15)에 접속되는 것을 특징으로 하는 클록 제너레이터 유닛.
  5. 제 1항에 있어서,
    상기 동기화 신호(16)가 USB-시방에 따라 제공된 동기화 신호인 것을 특징으로 하는 클록 제너레이터 유닛.
  6. 제 1항에 있어서,
    상기 펄스 필터(14)의 출력에 있는 안정화된 클록 주파수(13)가 작동 클록 신호(20)의 필요한 설정 주파수 보다 우수의 비율로 더 높고, 분주기(19)가 제공되며, 상기 분주기(19)는 펄스 필터(14)의 출력에 있는 안정화된 클록 신호(13)를 분할함으로써 작동 클록 신호(20)를 발생시키는 것을 특징으로 하는 클록 제너레이터 유닛.
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