KR20030030165A - Apparatus for testing a power fail of memory device - Google Patents

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KR20030030165A KR1020010061990A KR20010061990A KR20030030165A KR 20030030165 A KR20030030165 A KR 20030030165A KR 1020010061990 A KR1020010061990 A KR 1020010061990A KR 20010061990 A KR20010061990 A KR 20010061990A KR 20030030165 A KR20030030165 A KR 20030030165A
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Abstract

PURPOSE: A power failure testing apparatus for a memory device is provided to quickly and exactly determine whether a power consumption(Idd) failure occurs in a particular core cell area or in the whole cell areas by disposing core power wires in divided core cell areas of a memory device. CONSTITUTION: The power failure testing apparatus comprises a core cell area(102), an I/O power wire(103), a plurality of I/O power pads(104), core power wires(105), a plurality of core power pads(106), control power pads(108), MUX(110) and a switching section(112). The core cell area(102) is divided into eight areas. The switching section comprises transistor gates. The I/O power wire(103) surrounds the whole core cell areas(102). Power supplied from the I/O power pads(104) is applied to the I/O power wire(103).

Description

메모리 디바이스의 전원 불량 테스트 장치{APPARATUS FOR TESTING A POWER FAIL OF MEMORY DEVICE}Power failure test device of memory device {APPARATUS FOR TESTING A POWER FAIL OF MEMORY DEVICE}

본 발명은 메모리 디바이스에 관한 것으로서, 특히 메모리 디바이스의 전원 불량 테스트 장치에 관한 것이다.TECHNICAL FIELD The present invention relates to a memory device, and more particularly, to an apparatus for testing a power failure of a memory device.

일반적으로 메모리 디바이스에 있어서, 전원 배선은 크게 I/O(Input/Output) 전원 배선과 코어 전원 배선으로 구분되어 설계된다. 이에 따라 메모리 디바이스의 코어 셀 영역(C1, C2, C3, C4)은 한 개의 전원 패드를 통해 인가된 전원을 각 셀로 전달한다.In general, in a memory device, power supply wiring is largely divided into input / output (I / O) power supply wiring and core power supply wiring. Accordingly, the core cell regions C1, C2, C3, and C4 of the memory device transfer power applied to each cell through one power pad.

도 1은 종래 기술에 의한 메모리 디바이스의 구조를 나타낸 도면이다. 도 1을 참조하면, 메모리 디바이스(10)는 다수개의 셀 어레이(12)가 있는 코어 셀 영역(C1, C2, C3, C4)에 코어 전원 패드(16)에서 인가된 전원을 코어 전원 배선(20)을 통해 공급해서 셀을 구동시킨다. 미설명된 도면 부호 14는 I/O 전원 패드(14)이고 18은 I/O 전원 배선(18)이다.1 is a view showing the structure of a memory device according to the prior art. Referring to FIG. 1, the memory device 10 may supply power applied from the core power pad 16 to the core cell regions C1, C2, C3, and C4 having the plurality of cell arrays 12. To drive the cell. Unexplained reference numeral 14 is an I / O power pad 14 and 18 is an I / O power wiring 18.

이러한 메모리 디바이스는 통상적으로 제품으로 출시하기 전에 전원 소비량(이하, Idd라 칭함)의 불량이 발생하는지 테스트한다. 최근에는 디바이스의 소형화 및 경량화 추세에 따라서 Idd 분석의 중요성이 커지고 있다. Idd 불량은 그 불량원인에 의해서 다음과 같이 크게 두 가지로 생각할 수 있다.Such memory devices are typically tested for failures in power consumption (hereinafter referred to as Idd) prior to release to the product. Recently, the importance of Idd analysis is increasing according to the trend of miniaturization and weight reduction of devices. Idd defects can be classified into two main reasons as follows.

첫 번째, 임의의 공정 중에 발생한 불량 요인에 의해 특정 부위에서 불량이 발생한다. 두 번째, 디바이스 자체의 누설 전류 특성 취약에 따라 전체 영역에서 불량이 발생한다.First, defects occur at specific sites due to defect factors that occur during any process. Second, defects occur in the entire area due to the weak leakage current characteristics of the device itself.

첫 번째의 경우를 예로 들면, 전체 코어 셀의 Idd 값을 측정해서 전원 배선에서 전류가 특정 부위에서 과도하게 흐르는 것인지 테스트하여 Idd 불량을 찾는다. 두 번째의 경우에는 디바이스 자체의 누설 전류에 의해 코어 셀 전체에 걸쳐 전원 배선을 통해 전류가 균일하게 높게 흐르는 것인지 테스트하여 Idd 불량을 찾는다.In the first case, for example, the Idd value of the entire core cell is measured to test whether the current flows excessively in a specific portion of the power supply line, thereby finding an Idd defect. In the second case, the Idd fault is found by testing whether the current flows uniformly high through the power wiring throughout the core cell by the leakage current from the device itself.

그러나, 첫 번째의 특정 셀 부위에서 Idd 불량을 분석하는 것은 특정 분석장비를 사용하여 가능하지만, 두 번째 불량 원인에 대한 정확한 분석은 전체 셀 영역을 테스트해야하므로 매우 어려울 뿐만 아니라 많은 시간을 걸리는 문제점이 있었다. 더구나, Idd 불량 테스트시 그 불량 원인이 특정 영역에서 발생되는 것인지 전체 영역에서 발생되는 것인지조차도 구분하기 어려웠다.However, the analysis of Idd defects in the first specific cell site is possible using a specific analyzer, but the accurate analysis of the second cause of the defect is very difficult and time-consuming because it requires testing the entire cell area. there was. In addition, it was difficult to distinguish whether the cause of the defect occurred in a specific region or the entire region in the Idd defect test.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 메모리 디바이스의 코어 셀 영역에 연결되는 코어 전원 배선을 2n개의 코어 셀 영역별로 구분해서 배치함으로써 전원 소비량(Idd) 불량 테스트시 특정 영역의 전원 배선에서 Idd 불량이 발생하는 것인지 전체 셀 영역의 전원 배선에서 Idd 불량이 발생하는 것인지를 신속하고 정확하게 테스트할 수 있는 메모리 디바이스의 전원 불량 테스트 장치를 제공하고자 한다.An object of the present invention is to divide the core power wiring connected to the core cell region of the memory device into 2 n core cell regions in order to solve such a problem of the prior art, so that a specific region may be It is an object of the present invention to provide a power failure test apparatus for a memory device capable of quickly and accurately testing whether an Idd failure occurs in a power supply wiring or an Idd failure occurs in a power supply wiring in an entire cell region.

이러한 목적을 달성하기 위하여 본 발명은 메모리 디바이스에서 2n(n≥1)개로 분할된 코어 셀 영역과, 코어 셀 영역 전체를 둘러싸게 배치되고 I/O 전원 패드에서 공급된 전원이 인가되는 I/O 전원 배선과, 2n개의 코어 셀 영역 둘레에 각각 배치되는 다수개의 코어 전원 배선들과, 2n개로 분할된 코어 셀 영역의 전원 배선에 전원을 공급하는 코어 전원 패드와, 코어 전원 패드에 연결된 코어 셀 영역의 전원 배선과 나머지 분할된 코어 셀 영역의 전원 배선을 서로 연결시키는 스위칭부를 구비한다.In order to achieve this object, the present invention relates to a core cell region divided into 2 n (n ≧ 1) in a memory device, and an I / O power source to which the power supplied from the I / O power pad is applied. O and core power pads for power supply wiring, and supplies power to the 2 n of the core cell area around the each of the plurality are disposed cores, power wires and the divided core cell area pieces 2 n to the power source wiring, connected to the core power pads And a switching unit for connecting the power wiring of the core cell region and the power wiring of the remaining divided core cell regions to each other.

도 1은 종래 기술에 의한 메모리 디바이스의 구조를 나타낸 도면,1 is a view showing the structure of a memory device according to the prior art;

도 2는 본 발명에 따른 메모리 디바이스의 전원 불량 테스트 장치를 나타낸 도면.2 illustrates an apparatus for testing a power failure of a memory device according to the present invention.

＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

100 : 메모리 디바이스 102 : 코어 셀 영역100: memory device 102: core cell area

104 : I/O 전원 패드 106 : 코어 전원 패드104: I / O power pad 106: core power pad

108 : 컨트롤 패드 110 : MUX108: control pad 110: MUX

112 : 스위칭부112: switching unit

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명에 따른 메모리 디바이스의 전원 불량 테스트 장치를 나타낸 도면이다. 도 2를 참조하면, 본 발명의 메모리 디바이스의 전원 불량 테스트 장치는 2n(n≥1)개로 분할된 코어 셀 영역(102)과, I/O 전원 배선(103)과, I/O 전원 패드(104)와, 코어 전원 배선들(105)과, 다수개의 코어 전원 패드(106)와, 컨트롤 전원 패드(108)와, MUX(110)와, 트랜지스터 게이트로 이루어진 스위칭부(112)로 구성된다. 여기서, I/O 전원 패드(104)와 코어 전원 패드(106)는 다수개로 이루어지고 컨트롤 전원 패드(108)는 n개로 이루어진다.2 is a view showing a power failure test apparatus of a memory device according to the present invention. Referring to FIG. 2, a power failure test apparatus of a memory device of the present invention includes a core cell region 102 divided into 2 n (n ≧ 1), an I / O power wiring 103, and an I / O power pad. 104, core power supply wirings 105, a plurality of core power supply pads 106, a control power supply pad 108, a MUX 110, and a switching unit 112 composed of transistor gates. . Here, the I / O power pad 104 and the core power pad 106 are formed in plural, and the control power pad 108 is composed of n.

본 발명의 실시예에 있어서, 코어 셀 영역(102)은 메모리 디바이스(100)에서 2n, 즉 n=3으로 8개의 코어 셀(C10, C20, C30, C40, C50, C60, C70, C80) 영역들로 분할되어 있다. 여기서, 8개로 분할된 각각의 코어 셀 영역(C10, C20, C30, C40, C50, C60, C70, C80)은 계층구조의 서로 다른 셀 영역의 크기를 갖는 것이 바람직하다.In an embodiment of the present invention, the core cell region 102 has eight core cells C10, C20, C30, C40, C50, C60, C70, C80 with 2 n , that is, n = 3 in the memory device 100. It is divided into regions. Here, each of the eight core cell regions C10, C20, C30, C40, C50, C60, C70, and C80 divided into eight cells may have a size of different cell regions in a hierarchical structure.

I/O 전원 배선(103)은 종래와 동일하게 코어 셀 영역(102) 전체를 둘러싸게 배치되고 I/O 전원 패드(104)에서 공급된 전원이 인가된다.The I / O power supply wiring 103 is arranged to surround the entire core cell region 102 as in the prior art, and the power supplied from the I / O power pad 104 is applied.

코어 전원 배선(105)은 8개의 코어 셀(C10, C20, C30, C40, C50, C60, C70, C80) 영역, 각각의 둘레에 배치되고, 코어 전원 패드(106)는 8개로 분할된 코어셀(C10, C20, C30, C40, C50, C60, C70, C80) 영역 중에서 어느 하나의 코어 셀 영역, 본 실시예에서는 첫 번째 코어 셀 영역(C10)의 코어 전원 배선(105)에 전원을 공급하도록 연결되어 있다. 그리고 첫 번째 코어 셀 영역(C10)의 코어 전원 배선(105)과 나머지 셀 영역(C20, C30, C40, C50, C60, C70, C80)의 코어 전원 배선(105)은 각각 스위칭부(112)를 통해 서로 연결된다.The core power supply wiring 105 is disposed around each of eight core cells C10, C20, C30, C40, C50, C60, C70, and C80, and the core power pad 106 is divided into eight core cells. To supply power to any one of the core cell regions of the (C10, C20, C30, C40, C50, C60, C70, C80) regions, in this embodiment the core power wiring 105 of the first core cell region C10. It is connected. The core power line 105 of the first core cell region C10 and the core power line 105 of the remaining cell regions C20, C30, C40, C50, C60, C70, and C80 respectively switch the switching unit 112. Are connected to each other through.

스위칭부(112)는 2n-1개의 스위치로 이루어지는데, 본 실시예에서는 7개의 스위치가 각각 첫 번째 코어 셀 영역(C10)과 그 외 나머지 코어 셀 영역(C20, C30, C40, C50, C60, C70, C80)의 코어 전원 배선(105)을 서로 연결하도록 스위칭한다. 불량 테스트 시에는 컨트롤 전원 패드(108)의 입력 신호를 조절함에 따라 각각의 코어 셀 영역에 전원이 공급될 수 있도록 7개의 스위치가 순차적으로 온으로 스위칭되지만, 정상 동작시에는 모든 코어 셀 영역에 전원 공급될 있도록 7개의 스위치가 모두 온으로 스위칭된다.The switching unit 112 is composed of 2 n -1 switches. In this embodiment, seven switches each include the first core cell region C10 and the remaining core cell regions C20, C30, C40, C50, and C60. The core power supply wirings 105 of C70 and C80 are switched to be connected to each other. During the failure test, the seven switches are sequentially switched on to supply power to each core cell region as the input signal of the control power pad 108 is controlled. However, in normal operation, all the core cell regions are powered on. All seven switches are switched on to be supplied.

스위칭부(112)의 7개의 스위치는 각각 MUX(110)에서 인가되는 제어신호에 의해 작동된다. MUX(110)는 스위칭부(112)를 제어하기 위하여 컨트롤 전원 패드(108)에서 인가된 n개, 즉 3개의 신호에 의해 특정 스위치를 선택하는 제어신호를 발생한다.Seven switches of the switching unit 112 are operated by control signals applied from the MUX 110, respectively. The MUX 110 generates a control signal for selecting a specific switch by n signals, that is, three signals applied from the control power pad 108 to control the switching unit 112.

상기와 같이 구성된 본 발명에 따른 메모리 디바이스의 전원 불량 테스트 장치는 전원 소비량(이하, Idd라 칭함)의 불량 테스트를 보다 효율적으로 수행할 수 있도록 메모리의 코어 셀 영역을 2n개의 영역으로 분할하고 이들 영역에 각기 다른2n개의 코어 전원 배선(105)을 배치하고 이들 영역의 각 코어 전원 배선(105)에 전원을 공급함으로써 Idd의 불량 위치를 파악한다.The power failure test apparatus of the memory device according to the present invention configured as described above divides the core cell area of the memory into 2 n areas so that the failure test of power consumption (hereinafter referred to as Idd) can be performed more efficiently. placing each 2 n-core power supply wiring 105 on the other area, and supplies power to each core power supply wiring 105 of these regions is identified by the defect position of Idd.

즉, 본 실시예에서는 메모리의 코어 셀 영역을 8개의 각기 다른 크기로 나누고 각각의 셀 영역에 각기 다른 코어 전원 배선(105)을 통해 전원을 공급한다. 이에 첫 번째 코어 셀 영역(C10)의 전원 배선(105)은 스위칭부(112)의 스위치 온/오프 작동에 의해 나머지 다른 코어 셀 영역(C20, C30, C40, C50, C60, C70, C80)의 코어 전원 배선(105)과 전기적으로 연결된다.That is, in this embodiment, the core cell regions of the memory are divided into eight different sizes, and power is supplied to the respective cell regions through different core power wirings 105. Accordingly, the power supply wiring 105 of the first core cell region C10 is connected to the other core cell regions C20, C30, C40, C50, C60, C70, and C80 by the switch on / off operation of the switching unit 112. It is electrically connected to the core power supply wiring 105.

본 발명은 메모리 디바이스의 전원 소비량(Idd) 불량 테스트시 컨트롤 전원 패드(108)의 입력 값을 조정하여 MUX(110)를 통해 스위칭부(112)의 7개 스위치를 순차적으로 온/오프 제어함으로써 8개로 분할된 각각의 코어 셀 영역의 전원 배선에 전원을 독립적으로 공급하며 각 코어 셀 영역의 전원 배선에 흐르는 Idd 값을 측정한다. 측정된 각각의 셀 영역의 전원 소비량(Idd) 값으로 메모리 디바이스의 전원 배선이 불량인지 양호한지를 테스트할 수 있을 뿐만 아니라 그 불량 원인도 분석할 수 있다. 즉, 어느 특정한 셀 영역에서 코어 전원 배선의 Idd가 과도하게 흐르는 것인지 혹은 디바이스의 누설 전류 특성이 취약하여 전체 코어 셀 영역에서 Idd가 과도하게 흐르는 것인지는 그 불량 원인을 쉽게 구분할 수 있다.The present invention controls the seven switches of the switching unit 112 sequentially on / off through the MUX 110 by adjusting the input value of the control power pad 108 during the bad test of power consumption (Idd) of the memory device. Power is independently supplied to the power wiring of each core cell region divided into two parts, and the value of Idd flowing through the power wiring of each core cell region is measured. The measured power consumption value Idd of each cell region can be used to test whether the power wiring of the memory device is defective or good, as well as to analyze the cause of the defect. That is, it is easy to distinguish the cause of the defect from whether Idd of the core power line is excessively flowing in a certain cell region or whether Idd is excessively flowing in the entire core cell region due to weak leakage current characteristics of the device.

예를 들면, 네 번째 코어 셀 영역(C40)에서 과도하게 전원 전류에 의한 Idd 불량의 경우 우선 컨트롤 전원 패드(108)의 입력 값을 각기 달리하면서(즉, 7개의 스위치 중 하나만을 온 상태로 유지시키고 나머지들은 오프 상태로 유지시키는 조건을 반복) 각각의 코어 셀 영역의 전원 배선에 대한 독립적인 Idd 값을 측정하여 예상 Idd 값과 비교한다. 만약 각각의 코어 셀 영역의 셀 개수가 다른 셀 영역의 2배 크기가 되도록 설계하였다면, C10의 Idd 값은 C20에 비해 2배의 값을 갖게 될 것이다. 이와 같은 방법으로 C20은 C30의 2배, C30은 C40의 2배 등의 코어 셀 영역간의 Idd 값 비교 분석에 의해 C40의 Idd 값이 예상 Idd보다 높거나 낮음을 판단할 수 있고 불량 위치가 C40의 내부에 있음을 확인할 수 있다.For example, in case of Idd failure due to excessive power current in the fourth core cell region C40, first, the input value of the control power supply pad 108 is different (ie, only one of the seven switches is kept on). Repeat the condition that the rest is off.) Measure the independent Idd value for the power wiring of each core cell region and compare it with the expected Idd value. If the number of cells in each core cell region is designed to be twice the size of the other cell regions, the Idd value of C10 will be twice that of C20. In this way, by comparing the Idd values between core cell regions such as C20 twice C30 and C30 twice C40, it is possible to determine that the Idd value of C40 is higher or lower than expected Idd, and that the defective position of C40 is You can see that it is inside.

또 다른 예로, 기본 디바이스의 누설 전류 특성이 취약하여 발생한 Idd 불량의 경우에는 다음과 같다. 상술한 C40 불량의 경우와 동일한 방법에 의하여 각각의 코어 셀 영역의 Idd 값을 비교한다. 그러면 각각의 영역에서 측정한 셀 숫자당 Idd값이 거의 동일할 것이다. 이 경우에는 특정 취약한 위치에 의한 Idd 불량이 아니라, 전체 셀 영역에서 높은 Idd 값을 나타내고 있음을 알 수 있다. 즉, 이러한 결과는 기본 디바이스의 누설 전류 특성이 취약함을 보이는 간접적인 결과라 할 수 있기 때문에 기본 디바이스 레벨에서 불량 분석을 해야만 한다.As another example, the Idd failure caused by the leakage current characteristics of the basic device is as follows. The Idd values of the respective core cell regions are compared by the same method as in the case of the C40 failure described above. The Idd values per cell number measured in each area will then be nearly identical. In this case, it can be seen that the Idd value is high in the entire cell region, not the Idd failure due to the specific weak position. In other words, this result is an indirect result showing that the leakage current characteristic of the basic device is weak. Therefore, failure analysis must be performed at the basic device level.

이상 설명한 바와 같이, 본 발명은 간단한 전원배선 구조의 설계 변경만으로 메모리 디바이스의 Idd 불량 분석의 문제점인 특정 영역의 전원 배선에서 Idd 불량이 발생하는 것인지 전체 셀 영역의 전원 배선에서 Idd 불량이 발생하는 것인지를 신속하고 정확하게 테스트할 수 있다. 이에 따라, 제품 신뢰도를 향상시킬 수 있다.As described above, according to the present invention, whether the Idd defect occurs in the power wiring of a specific region, which is a problem of the Idd defect analysis of the memory device, by simply changing the design of the power supply wiring structure, or the Idd defect occurs in the power wiring of the entire cell region. Can be tested quickly and accurately. Accordingly, product reliability can be improved.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.

Claims (4)

메모리 디바이스에서 2n(n≥1)개로 분할된 코어 셀 영역과,A core cell region divided into 2 n (n≥1) pieces in a memory device, 상기 코어 셀 영역 전체를 둘러싸게 배치되고 I/O 전원 패드에서 공급된 전원이 인가되는 I/O 전원 배선;An I / O power line disposed to surround the entire core cell region and to which power supplied from an I / O power pad is applied; 상기 2n개의 코어 셀 영역 둘레에 각각 배치되는 다수개의 코어 전원 배선들;A plurality of core power lines each disposed around the 2 n core cell regions; 상기 2n개로 분할된 코어 셀 영역의 전원 배선에 전원을 공급하는 코어 전원 패드; 및A core power pad configured to supply power to power lines of the core cell region divided into 2 n parts; And 상기 코어 전원 패드에 연결된 코어 셀 영역의 전원 배선과 나머지 분할된 코어 셀 영역의 전원 배선을 서로 연결시키는 스위칭부를 구비한 것을 특징으로 하는 메모리 디스바이스의 전원 불량 테스트 장치.And a switching unit for connecting the power wires of the core cell region connected to the core power pad and the power wires of the remaining divided core cell regions with each other. 제 1항에 있어서, 상기 스위칭부는 2n-1개의 스위치로 이루어진 것을 특징으로 하는 메모리 디바이스의 전원 불량 테스트 장치.The apparatus of claim 1, wherein the switching unit comprises 2 n -1 switches. 제 1항 또는 제 2항에 있어서, 상기 스위칭부의 스위치에 구동시키는 제어 신호를 인가하는 MUX와, 상기 MUX에 n개의 제어 신호를 인가하는 컨트롤 전원 패드를 더 포함하는 것을 특징으로 하는 메모리 디바이스의 전원 불량 테스트 장치.The power supply of claim 1 or 2, further comprising a MUX for applying a control signal to the switch of the switching unit and a control power pad for applying n control signals to the MUX. Bad test device. 제 1항에 있어서, 상기 2n개로 분할된 코어 셀 영역은 각각 서로 다른 셀 영역 크기를 갖는 것을 특징으로 하는 메모리 디바이스의 전원 불량 테스트 장치.The apparatus of claim 1, wherein the 2 n divided core cell regions each have a different cell region size.
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