KR20030021648A - 전력 소모와 면적을 감소시킬 수 있는 구적 클록 발생 회로 - Google Patents
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Abstract
여기에 개시되는 클록 발생 회로에 따르면, 위상 분배기 블록은 내부 클록 신호에 응답하여 상보적인 위상을 갖는 제 1 및 제 2 클록 신호들을 발생한다. 제 1 출력 버퍼 블록은 상기 제 1 및 제 2 클록 신호들에 응답하여 제 1 입력 신호들 중 어느 하나를 선택적으로 출력하고, 제 2 출력 버퍼 블록은 상기 제 1 및 제 2 클록 신호들에 응답하여 제 2 입력 신호들 중 어느 하나를 선택적으로 출력한다. 출력 드라이버 모델링 블록은 상기 제 1 출력 버퍼 블록으로부터의 출력 신호에 응답하여 제 1 구적 클록 신호를 발생하고 상기 제 2 출력 버퍼 블록으로부터의 출력 신호에 응답하여 상기 제 1 구적 클록 신호와 상보적인 제 2 구적 클록 신호를 발생한다.
Description
본 발명은 램버스 디램(Rambus Dynamic Random Access Memory) 장치에 관한 것으로, 좀 더 구체적으로 안전한 영역 전이를 위해 사용되는 구적 클록 신호(quadrature clock signal)를 발생하는 클록 발생 회로에 관한 것이다.
램버스 디램 장치는 안정한 데이터의 전송을 위하여 2개의 클록 신호들 즉, CTM(Clock To Master) 및 CFM(Clock From Master) 클록 신호들을 사용한다. 2개의 클록 신호들을 사용하기 때문에, 데이터를 출력할 때, CFM 클록 신호에 동기되는 영역과 CTM 클록 신호에 동기되는 영역 사이에 영역 전이가 발생한다. 이때, 안전한 영역 전이를 위해, 도 1에 도시된 바와 같이, CTM 클록 신호보다 90도 느린 구적 클록 신호(quadrature clock signal, quadTclk)를 사용함으로써 전이 영역의 데이터는 동일한 셋업/홀드 마진을 갖는다. 비록 일정 시간(1tTR) 내에서 CFM 및 CTM 클록 신호들이 변하더라도, 안전하게 영역 전이가 이루어질 수 있다.
CFM 클록 신호는, 도 2a에 도시된 바와 같이, 버스를 통해 마스터로서 메모리 컨트롤러(10)에서 단위 RDRAM(14)으로 데이터, 어드레스, 제어 신호들을 전송하는 데 사용되는 클록 신호이다. CTM 클록 신호는, 도 2b에 도시된 바와 같이, 단위 RDRAM(14)에서 마스터로서 메모리 컨트롤러(10)로 데이터를 전송하는 데 사용되는 클록 신호이다. 도 2a 및 도 2b에 도시된 바와 같이, 클록 신호와 데이터가 동일한 방향으로 움직이기 때문에, 메모리 컨트롤러(10)에서 동기를 맞추는 것은 쉽다. 하지만, 단위 RDRAM은 채널의 변하는 클록 신호에 동기시켜 데이터를 출력시켜야 하기 때문에, 데이터의 출력 시점 제어가 매우 어렵다. 메모리 컨트롤러(10)로부터 단위 RDRAM의 위치에 따라 데이터와 클록 신호의 동기 및 입출력 시점이 중요하게 된다.
도 3은 클록 신호의 영역 전이를 설명하기 위한 단위 RDRAM의 개략적인 구성을 보여주는 도면이다. 도 3을 참조하면, 버스를 통해 마스터로서 메모리 컨트롤러(10)로부터 데이터, 제어 신호들, 어드레스를 공급받고 내부적으로 데이터를 처리하는 영역 즉, 데이터를 읽고 쓰는 영역은 CFM 클록 신호를 이용하여 생성되는 내부 클록 신호(Rclk)에 동기되어 동작한다. 내부적으로 처리되는 데이터 즉, 읽혀진 데이터는 CTM 클록 신호에 동기되어 내부적으로 생성되는 클록 신호(Tclk)에 동기되어 버스 상에 실리게 된다. 도면에서 알 수 있듯이, 데이터가 CFM 클록 신호에 동기되는 영역에서 CTM 클록 신호에 동기되는 영역으로 전이될 때, 안정된 영역 전이를 위해서, 구적 클록 발생 회로(100)가 사용된다.
종래 기술에 따른 구적 클록 발생 회로(100)를 보여주는 블록도가 도 4a에도시되어 있다. 도 4a를 참조하면, 클록 발생 회로(100)는 제 1 및 제 2 위상 분배기 블록들(phase splitter)(110, 120), 제 1 및 제 2 출력 버퍼 블록들(130, 140), 그리고 출력 드라이버 모델링 블록(150)으로 구성된다. 제 1 및 제 2 위상 분배기 블록들(110, 120) 각각은 CTM 클록 신호에 동기된 내부 클록 신호(Tclk)와 동일한 위상을 갖는 클록 신호와 그것의 상보 클록 신호를 생성한다. 제 1 및 제 2 출력 버퍼 블록들(130, 140) 각각은, 도 4b에 도시된 바와 같이, 단위 RDRAM에서 사용되는 출력 버퍼와 동일한 회로 구성을 갖는다.
도 4b에는 단지 하나의 출력 버퍼 블록에 대응하는 실시예가 도시되어 있지만, 나머지 출력 버퍼 블록에 대응하는 회로 구성 역시 동일하게 구성됨은 자명하다. 출력 버퍼 블록은 8개의 인버터들(INV1-INV8)와 4개의 전송 게이트들(TG1-TG4)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다.
다시 도 4a를 참조하면, 출력 드라이버 모델링 블록(150)은 제 1 및 제 2 출력 버퍼 블록들(130, 140)의 출력 신호들(Q, QL, QB, QLB)에 응답하여 클록 신호들(quadtclk, quadtclkB)을 발생한다. 출력 드라이버 모델링 블록(150)은, 도 4c를 참조하면, 제 1 출력 버퍼 블록(130)의 출력 신호들(Q, QL)에 응답하여 클록 신호(quadtclk)를 발생하는 제 1 신호 발생기와 제 2 출력 버퍼 블록(140)의 출력 신호들(QB, QLB)에 응답하여 클록 신호(quadtclkB)를 발생하는 제 2 신호 발생기로 구성된다. 제 1 신호 발생기는 커패시터들(C1, C2, C3), 인버터들(INV9, INV10), PMOS 트랜지스터들(M1, M2), 그리고 NMOS 트랜지스터들(M3, M4, M5, M6)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 제 2 신호 발생기는 커패시터들(C4,C5, C6), 인버터들(INV11, INV12), PMOS 트랜지스터들(M7, M8), 그리고 NMOS 트랜지스터들(M9, M10, M11, M12)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다.
도 4a에 도시된 클록 발생 회로(100)의 모의 실험 결과를 보여주는 도 5a 및 도 5b에 있어서, 클록 신호(quadtclk)의 듀티와 채널 데이터와 클록 신호(quadtclk) 사이의 시간 지연차는 '0'이 아니다. 이는 입력단의 셋업 시간만큼 클록 신호가 지연되기 때문에 데이터가 늦게 나오는 것을 보상하기 위한 것이다.
이러한 회로 구성을 갖는 클록 발생 회로(100)는 출력 버퍼의 지연 시간과 같은 지연 시간을 갖도록 출력 버퍼와 같은 회로를 사용함에 따라 불필요하게 많은 전류를 소모하는 경향이 있다. 그러므로, 불필요한 전류 소모를 방지할 수 있는 새로운 구조의 구적 클록 발생 회로가 요구되어 오고 있다.
본 발명의 목적은 적은 전류를 소모하면서 데이터의 안전한 전송을 위하여 사용되는 클록 신호를 발생하는 구적 클록 발생 회로를 제공하는 것이다.
도 1은 영역 전이에서 사용되는 quadtclk 클록 신호를 보여주는 도면;
도 2a 및 도 2b는 데이터 입출력시의 클록 신호와 데이터의 흐름을 설명하기 위한 도면들;
도 3은 클록 영역의 전이를 설명하기 위한 단위 RDRAM을 보여주는 블록도;
도 4a는 종래 기술에 따른 구적 클록 발생 회로를 보여주는 블록도;
도 4b는 도 4a에 도시된 출력 버퍼 블록의 상세 회로도;
도 4c는 도 4a에 도시된 출력 드라이버 모델링 블록의 상세 회로도;
도 5a 및 도 5b는 종래 기술에 따른 클록 발생 회로에서 야기되는 시간지연차를 보여주는 도면들;
도 6a는 본 발명에 따른 구적 클록 발생 회로를 보여주는 블록도;
도 6b는 도 6a에 도시된 출력 버퍼 블록의 바람직한 실시예;
도 6c는 도 6a에 도시된 출력 드라이버 모델링 블록의 바람직한 실시예;
도 7a 및 도 7b는 본 발명에 따른 클록 발생 회로에서 야기되는 시간지연차를 보여주는 도면들이다.
* 도면의 주요 부분에 대한 부호 설명 *
100, 200 : 구적 클록 발생 회로
110, 120, 210 : 위상 분배기 블록
130, 140, 220, 230 : 출력 버퍼 블록
150, 240 : 출력 드라이버 모델링 블록
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 위상 분배기 블록은 내부 클록 신호에 응답하여 상보적인 위상을 갖는 제 1 및 제 2 클록 신호들을 발생한다. 제 1 출력 버퍼 블록은 상기 제 1 및 제 2 클록 신호들에 응답하여 제 1 입력 신호들 중 어느 하나를 선택적으로 출력하고, 제 2 출력 버퍼 블록은 상기 제 1 및 제 2 클록 신호들에 응답하여 제 2 입력 신호들 중 어느 하나를 선택적으로 출력한다. 출력 드라이버 모델링 블록은 상기 제 1 출력 버퍼 블록으로부터의 출력 신호에 응답하여 제 1 구적 클록 신호를 발생하고 상기 제 2 출력 버퍼 블록으로부터의 출력 신호에 응답하여 상기 제 1 구적 클록 신호와 상보적인 제 2 구적 클록 신호를 발생한다.
이 실시예에 있어서, 상기 제 1 및 제 2 출력 버퍼 블록들은 동일한 회로 구성을 갖도록 구성된다.
이 실시예에 있어서, 상기 제 1 및 제 2 출력 버퍼 블록들 각각에는 슬루 레이트 제거 기능이 구현되지 않는다.
이 실시예에 있어서, 상기 제 1 및 제 2 출력 버퍼 블록들은 단지 하나의 위상 분배기 블록으로부터 출력되는 클록 신호들에 동기되어 동작한다.
본 발명의 바람직한 실시예가 이하 참조 도면들에 의거하여 상세히 설명될 것이다. 본 발명에 따른 구적 클록 발생 회로를 보여주는 블록도가 도 6a에 도시되어 있다.
도 6a를 참조하면, 본 발명의 구적 클록 발생 회로(quadrature clock generating circuit) (200)는 위상 분배기 블록(phase splitter block) (210), 제 1 및 제 2 출력 버퍼 블록들(220, 230), 그리고 출력 드라이버 모델링 블록(240)을 포함한다. 위상 분배기 블록(210)은 CFM 클록 신호에 동기된 내부 클록 신호(Tclk)를 공급받고 상보적인 위상을 갖는 클록 신호들(tclkl, tclklb)을 발생한다. 제 1 출력 버퍼 블록(220)은 한 쌍의 제 1 입력 신호들(IN_A, IN_B)을 공급받고 위상 분배기 블록(210)으로부터의 클록 신호들(tclkl, tclklb)에 응답하여 입력 신호들 중어느 하나를 출력 신호(Q)로서 출력한다.
제 1 출력 버퍼 블록(220)의 바람직한 실시예를 보여주는 도 6b를 참조하면, 제 1 출력 버퍼 블록(220)은 2개의 전달 게이트들(TG10, TG12)과 2개의 인버터들(INV20, INV22)로 구성된다. 각 전달 게이트(TG10, TG12)는 도시된 바와 같이 연결된 NMOS 및 PMOS 트랜지스터들로 구성되며, 위상 분배기 블록(210)으로부터 출력되는 tclkl 및 tclklb 신호들에 의해서 제어된다. 예를 들면, tclkl 신호가 로직 로우 레벨이고 tclklb 신호가 로직 하이 레벨이면, 출력 신호(Q)로서 입력 신호(IN_A)는 전달 게이트(TG10)와 인버터들(INV20, INV22)을 통해 출력된다. tclkl 신호가 로직 하이 레벨이고 tclklb 신호가 로직 로우 레벨이면, 출력 신호(Q)로서 입력 신호(IN_B)는 전달 게이트(TG12)와 인버터들(INV20, INV22)을 통해 출력된다.
다시 도 6a를 참조하면, 제 2 출력 버퍼 블록(230)은 한 쌍의 제 1 입력 신호들(IN_A, IN_B)의 상보적인 신호들(/IN_A, /IN_B)을 공급받고 위상 분배기 블록(210)으로부터의 클록 신호들(tclkl, tclklb)에 응답하여 입력 신호들 중 어느 하나를 출력 신호(QB)로서 출력한다. 제 2 출력 버퍼 블록(230)이 도 6b에 도시된 것과 동일한 회로 구성을 가짐은 자명하다. 그러므로 그것에 대한 설명은 생략된다.
계속해서 도 6a를 참조하면, 출력 드라이버 모델링 블록(240)은 제 1 및 제 2 출력 버퍼 블록들(220, 230)로부터 각각 출력되는 출력 신호들(Q, QB)에 응답하여 클록 신호들(quadtclk, quadtclkB)을 발생한다. 출력 드라이버 모델링 블록(240)은 제 1 출력 버퍼 블록(220)의 출력 신호(Q)에 따라 quadtclk 신호를 발생하는 제 1 신호 발생기(240a)와 제 2 출력 버퍼 블록(230)의 출력 신호(QB)에 따라 quadtclkB 신호를 발생하는 제 2 신호 발생기(240b)로 구성된다. 제 1 신호 발생기(240a)는 도 6c에 도시된 바와 같이 연결되는 커패시터들(C10, C12), PMOS 트랜지스터(M20), 그리고 NMOS 트랜지스터들(M22, M24)로 구성된다. 제 1 신호 발생기(240a)의 입력 신호(Q)는 그것의 출력 신호(quadtclk)와 동일한 위상을 갖는다. 제 2 신호 발생기(240b)는 도 6c에 도시된 바와 같이 연결되는 커패시터들(C14, C16), PMOS 트랜지스터(M26), 그리고 NMOS 트랜지스터들(M28, M30)로 구성된다. 제 2 신호 발생기(240b)의 입력 신호(QB)는 그것의 출력 신호(quadtclkB)와 동일한 위상을 갖는다.
본 발명에 따른 클록 발생 회로에 있어서, 출력 버퍼 블록의 슬루 레이트(slew rate) 제어 부분을 제거함으로써 출력 버퍼 블록들과 출력 드라이버 모델링 블록이 크게 단순화되었고, 단지 하나의 위상 분배기 블록이 사용되었다. 본 발명의 클록 발생 회로는 출력 버퍼와 시간 지연을 같게 quadtclk 신호를 생성하기 위한 회로이므로 슬루 레이트 제어 부분을 제거하고 출력 드라이버 모델링 회로에서 커패시턴스(capacitance)를 조절하여 시간 지연을 일치시킬 수 있다. quadtclk 신호를 생성할 때의 quadtclk의 듀티와 채널과 quadtclk 신호의 시간지연차를 보여주는 도 7을 참조하면, 종래 기술에 따른 클록 발생 회로와 비교하여 볼 때, 전류 소모가 약 50% 이상 감소됨을 알 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 출력 버퍼 블록의 슬루 레이트 제어 부분을 제거하여 출력 버퍼 블록들과 출력 드라이버 모델링 블록을 크게 단순화시킴으로써 소모 전류를 줄일 수 있다.
Claims (4)
- 내부 클록 신호에 응답하여 상보적인 위상을 갖는 제 1 및 제 2 클록 신호들을 발생하는 위상 분배기 블록과;상기 제 1 및 제 2 클록 신호들에 응답하여 제 1 입력 신호들 중 어느 하나를 선택적으로 출력하는 제 1 출력 버퍼 블록과;상기 제 1 및 제 2 클록 신호들에 응답하여 제 2 입력 신호들 중 어느 하나를 선택적으로 출력하는 제 1 출력 버퍼 블록과; 그리고상기 제 1 출력 버퍼 블록으로부터의 출력 신호에 응답하여 제 1 구적 클록 신호를 발생하고 상기 제 2 출력 버퍼 블록으로부터의 출력 신호에 응답하여 상기 제 1 구적 클록 신호와 상보적인 제 2 구적 클록 신호를 발생하는 출력 드라이버 모델링 블록을 포함하는 클록 발생 회로.
- 제 1 항에 있어서,상기 제 1 및 제 2 출력 버퍼 블록들은 동일한 회로 구성을 갖도록 구성되는 클록 발생 회로.
- 제 2 항에 있어서,상기 제 1 및 제 2 출력 버퍼 블록들 각각에는 슬루 레이트 제거 기능이 구현되지 않는 클록 발생 회로.
- 제 1 항에 있어서,상기 제 1 및 제 2 출력 버퍼 블록들은 단지 하나의 위상 분배기 블록으로부터 출력되는 클록 신호들에 동기되어 동작하는 클록 발생 회로.
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| Application Number | Priority Date | Filing Date | Title |
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ID=27722962
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100757035B1 (ko) * | 2006-11-06 | 2007-09-07 | 엘지이노텍 주식회사 | 인버터 구동용 컨트롤러의 위상 제어회로 |
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2001
- 2001-09-07 KR KR1020010055013A patent/KR20030021648A/ko not_active Application Discontinuation
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