KR20030021037A - 반도체패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 수동소자를 섭스트레이트에 접속시키는 접속부재와 봉지부 사이의 딜라미네이션 현상을 방지하고, 상기 접속부재에 의한 회로패턴의 쇼트, 윅킹, 크립 및 익스트루션 현상 등을 억제할 수 있도록 열경화성 수지층을 중심으로 상,하면에 다수의 회로패턴이 형성되어 있고, 상기 상,하면의 회로패턴은 도전성비아로 연결된 대략 판상의 제1섭스트레이트와; 상기 제1섭스트레이트의 상,하면에 가요성 테이프가 접착층에 의해 각각 접착되며, 상기 테이프의 표면에는 다수의 회로패턴이 형성되어 있고, 상기 회로패턴은 도전성비아를 통해 상기 제1섭스트레이트의 회로패턴에 연결된 동시에, 상기 테이프에는 다수의 관통공이 형성된 제2섭스트레이트와; 상기 제2섭스트레이트의 상면 중앙에 접착층에 의해 접착되며, 상면에는 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 입출력패드와 상기 제2섭스트레이트의 회로패턴을 상호 전기적으로 접속하는 다수의 도전성와이어와; 상기 제2섭스트레이트의 관통공을 통하여 그 하부에 위치된 제1섭스트레이트의 회로패턴에 접속수단으로 접속된 다수의 수동소자와; 상기 반도체칩, 도전성와이어 및 수동소자 등을 외부환경으로부터 보호하기 위해 봉지재로 봉지되어 형성된 봉지부와; 상기 제2섭스트레이트의 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지 및 그 제조 방법{Semiconductor package and its manufacturing method}
본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 다수의 수동소자가 탑재된 SIP(System in Package)형 반도체패키지 및 그 제조 방법에 관한 것이다.
통상 전자 부품은 능동소자와 수동소자로 나누어 볼 수 있는데, 상기 능동소자는 비선형 부분을 적극적으로 이용한 소자이고, 수동소자는 선형이거나, 비선형 부분이 있어도 그 비선형 특성을 이용하지 않는 것을 수동소자라 한다.
상기 능동소자의 대표적인 것은 트랜지스터, IC 반도체칩 등이며, 상기 수동소자의 대표적인 것은 콘덴서, 저항, 인덕터 등이다. 이러한 수동소자는 능동소자인 반도체칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행하며, 통상 반도체패키지가 실장된 마더보드의 임의 위치에 다수가 실장된다. 그러나, 상기와 같이 반도체패키지의 주변에 실장되는 수동소자는 마더보드의 면적을 증가시키고, 반도체패키지의 실장 밀도를 크게 저하시키는 단점이 있다.
이러한 단점을 해결하기 위해, 최근에는 상기 수동소자를 반도체패키지의 한구성 요소인 섭스트레이트에 직접 실장한 구조(이를, System In Package라고 함) 및 방법이 제안되고 있으며, 이러한 상태가 도1a 및 도1b에 도시되어 있다.
여기서, 도1a는 종래 수동소자를 갖는 반도체패키지(100')의 단면도이고, 도1b는 도1a의 I 영역을 도시한 확대 단면도이다.
도시된 바와 같이 종래에는 상,하면에 다수의 회로패턴(12')이 형성된 섭스트레이트(10')가 구비되어 있고, 상기 섭스트레이트(10') 상면 중앙에는 반도체칩(41')이 접착되어 있으며, 그 외측의 회로패턴(12')에는 다수의 수동소자(20')가 실장되어 있다. 상기 반도체칩(41')의 입출력패드(43')는 도전성와이어(50')에 의해 상기 섭스트레이트(10') 상면의 회로패턴(12')에 접속되어 있고, 상기 섭스트레이트(10') 하면의 회로패턴(12')에는 다수의 도전성볼(71')이 융착되어 있다. 또한, 상기 섭스트레이트(10')의 상면 전체에는 봉지재가 봉지되어 일정형태의 봉지부(60')가 형성되어 있음으로써, 상기 반도체칩(41'), 도전성와이어(50') 및 수동소자(20')가 외부 환경으로부터 보호되도록 되어 있다. 여기서, 상기 봉지재는 통상 에폭시몰딩컴파운드(Epoxy Molding Compound)가 이용된다.
상기 섭스트레이트(10')는 통상 인쇄회로기판(Printed Circuit Board), 써킷필름(Circuit Film), 써킷테이프(Circuit Tape) 등 다양한 것이 존재하지만 여기서는 인쇄회로기판을 예로 설명한다.
즉, 상기 섭스트레이트(10')는 열경화성 수지층(11')을 중심으로 그 상,하면에 다수의 도전성 회로패턴(12')이 형성되어 있고, 상기 상,하면의 회로패턴(12')은 도전성 비아(13')에 의해 상호 전기적으로 연결된 구조를 한다. 또한, 상기 수지층(11') 상면의 회로패턴(12')은 도전성와이어(50')가 접속되는 본드핑거(12a')를 포함하고, 상기 수지층(11') 하면의 회로패턴(12')은 도전성볼(71')이 융착되는 랜드(12b')를 포함한다. 또한, 상기 본드핑거(12a') 및 랜드(12b')를 제외한 표면은 비전도성 커버코트(14')가 코팅되어 외부 환경으로부터 보호되도록 되어 있다. 물론, 상기 수동소자(20')가 실장되는 영역은 커버코트(14')가 코팅되어 있지 않다.
여기서, 상기 수동소자(20')는 상기 섭스트레이트(10') 상면의 회로패턴(12')에 솔더와 같은 접속부재(21')를 이용한 SMT(Surface Mount Technology) 방식으로 실장되어 있으나, THT(Through Hole Technology) 방식으로 실장될 수도 있다.
그러나 이러한 종래의 반도체패키지도 다음과 같은 문제가 있다.
즉, 상기 수동소자를 섭스트레이트에 실장시키는 접속부재 즉, 솔더로 인하여 상기 솔더와 봉지부 사이에 딜라미네이션(Delamination) 발생 확률이 매우 높아지는 문제가 있다. 다른말로 하면, 상기 솔더의 고유특성 그리고 상기 솔더의 표면에 남아 있는 플럭스 레진(Flux Resin)으로 인하여 그 솔더와 상기 봉지부와의 접착력이 매우 불량하고, 따라서 상기 솔더와 봉지부 사이에 딜라미네이션이 쉽게 발생하는 문제가 있다.
또한, 상기 솔더에 의해 접속되는 부분을 제외한 상기 수동소자와 상기 섭스트레이트 표면 사이는 매우 미세한 간격을 가지고 이격되어 있기 때문에 상기 봉지부를 형성하는 봉지재가 침투하지 못하고(즉, 에폭시몰딩컴파운드를 이루는 필러의 직경이 상기 간격보다 큼), 통상 빈 공간으로 존재하게 된다. 이때, 상기 반도체패키지가 고온의 환경에 놓여지게 되면, 상기 솔더가 재용융되고, 이것이 상기 수동소자와 섭스트레이트 사이의 빈 공간으로 흘러들고, 따라서 상기 섭스트레이트의 회로패턴이 상기 솔더에 의해 상호 쇼트되거나 또는 상기 솔더의 기포, 가스 등으로 인해 봉지부에 크랙 등이 발생된다.
더불어, 상기와 같이 반도체패키지가 고온의 환경에 놓여졌을 때, 상기 솔더가 재용융되어 상기 수동소자와 섭스트레이트 사이로 흘러 들어가는 윅킹(Wicking) 현상, 상기 솔더가 섭스트레이트의 커버코트와 회로패턴 사이로 흘러 들어가는 크립(Creep) 현상 및 상기 섭스트레이트의 커버코트와 봉지부 사이로 흘어 들어가는 익스트루션(Extrusion) 현상이 빈번하게 발생된다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 수동소자를 섭스트레이트에 접속시키는 접속부재와 봉지부 사이의 딜라미네이션 현상을 방지하고, 상기 접속부재에 의한 회로패턴의 쇼트(Short), 윅킹(Wicking), 크립(Creep)및 익스트루션(Extrusion) 현상 등을 억제할 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
도1a는 종래의 반도체패키지를 도시한 단면도이고, 도1b는 도1a에서 Ⅰ 영역을 도시한 확대 단면도이다.
도2a는 본 발명에 의한 반도체패키지를 도시한 단면도이고, 도2b는 도2a에서 Ⅱ 영역을 도시한 확대 단면도이다.
도3a 내지 도3k는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 순차 설명도이다.
- 도면중 주요 부호에 대한 설명 -
100; 본 발명에 의한 반도체패키지
1; 반도체칩2; 입출력패드
3,14; 접착층10; 제1섭스트레이트
11; 열경화성 수지층12; 제1섭스트레이트의 회로패턴
13; 제1섭스트레이트의 도전성비아20; 제2섭스트레이트
21; 제2섭스트레이트의 가요성 테이프
22; 제2섭스트레이트의 회로패턴
23; 제2섭스트레이트의 도전성비아24; 제2섭스트레이트의 관통공
30; 도전성와이어40; 봉지부
50; 도전성볼60; 수동소자
65; 접속부재70; 글럽탑
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 열경화성 수지층을 중심으로 상,하면에 다수의 회로패턴이 형성되어 있고, 상기 상,하면의 회로패턴은 도전성비아로 연결된 대략 판상의 제1섭스트레이트와; 상기 제1섭스트레이트의 상,하면에 가요성 테이프가 접착층에 의해 각각 접착되며, 상기 테이프의 표면에는 다수의 회로패턴이 형성되어 있고, 상기 회로패턴은 도전성비아를 통해 상기 제1섭스트레이트의 회로패턴에 연결된 동시에, 상기 테이프에는 다수의 관통공이 형성된 제2섭스트레이트와; 상기 제2섭스트레이트의 상면 중앙에 접착층에 의해 접착되며, 상면에는 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 입출력패드와 상기 제2섭스트레이트의 회로패턴을 상호 전기적으로 접속하는 다수의 도전성와이어와; 상기 제2섭스트레이트의 관통공을 통하여 그 하부에 위치된 제1섭스트레이트의 회로패턴에 접속수단으로 접속된 다수의 수동소자와; 상기 반도체칩, 도전성와이어 및 수동소자 등을 외부환경으로부터 보호하기 위해 봉지재로 봉지되어 형성된 봉지부와; 상기 제2섭스트레이트의 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 제2섭스트레이트의 관통부 및 수동소자는 글럽탑(Glob Top)으로 밀봉될 수도 있다.
상기 접속수단은 은충진 에폭시 또는 솔더 페이스트중 어느 하나일 수 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 상,하면에 도전성박막이 형성된 열경화성 수지층에 다수의 도전성비아 및 회로패턴을 형성하여 대략 판상의 제1섭스트레이트를 제공하는 단계와; 가요성 테이프를 중심으로 하면에 접착층을 접착하고, 다수의 수동소자용 관통공 및 비아를 형성한 제2섭스트레이트를 구비하고, 이를 상기 제1섭스트레이트의 상,하면에 접착하는 단계와; 상기 제2섭스트레이트에 다수의 도전성비아 및 회로패턴을 형성하는 단계와; 상기 제2섭스트레이트의 관통공을 통해 노출된 제1섭스트레이트의 회로패턴에 접속수단을 이용하여 수동소자를 접속하는 단계와; 상기 제2섭스트레이트의 상면 중앙에, 상면에 다수의 입출력패드가 형성된 반도체칩을 부착하는 단계와; 상기 반도체칩의 입출력패드와 상기 제2섭스트레이트의 회로패턴을 도전성와이어로 상호 접속하는 단계와; 상기 반도체칩, 도전성와이어 및 수동소자 등을 외부 환경으로부터 보호하기 위해 봉지재로 봉지하여 일정형태의 봉지부를 형성하는 단계와; 상기 제2섭스트레이트의 회로패턴에 다수의 도전성볼을 융착하는 단계를 포함하여 이루어진 것을 특징으로 한다.
또한, 상기 수동소자 접속 단계후에는 상기 제2섭스트레이트의 관통공 및 수동소자 표면을 글럽탑으로 감싸는 단계가 더 포함될 수도 있다.
상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 수동소자가 일정두께를 갖는 제2섭스트레이트의 관통공 내측에 위치됨으로써 상기 수동소자를 제1섭스트레이트의 회로패턴에 접속시키는 접속부재(은충진 에폭시 또는 솔더)와 봉지부와의 접촉면적이 그만큼 줄어든다. 따라서 상기 접속부재와 봉지부와의 계면박리 현상이 최소화되는 장점이 있다.
또한, 상기 관통공 및 수동소자가 글럽탑으로 밀봉되었을 경우에는, 상기 글럽탑의 주요 구성 요소인 필러(Filler)의 직경이 통상의 봉지재(에폭시몰딩컴파운드)에 포함된 필러의 직경보다 훨씬 작기 때문에, 상기 글럽탑이 수동소자와 제1섭스트레이트 표면 사이에 용이하게 충진되고, 따라서 접속부재가 재용융되더라도 상기 수동소자와 제1섭스트레이트 사이로 흘러들어가는 윅킹(Wicking) 현상, 상기 접속부재가 접착층과 회로패턴 사이로 흘러 들어가는 크립(Creep) 현상 및 상기 제2섭스트레이트와 봉지부 사이로 흘어 들어가는 익스트루션(Extrusion) 현상 등이 억제된다.
물론, 상기와 같은 글럽탑의 이용으로 접속수단의 기포 또는 가스 등이 발생되지 않아 결국 봉지부의 크랙도 억제된다.
더불어, 상기 수동소자를 제1섭스트레이트의 회로패턴에 접속시키는 접속수단이 은충진 에폭시일 경우에는 고온의 환경에서도 그 은충진 에폭시가 융용되지 않음으로써, 윅킹, 크립 및 익스트루션 현상을 원천적으로 방지할 수 있는 장점이 있다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a는 본 발명에 의한 반도체패키지(100)를 도시한 단면도이고, 도2b는 도2a에서 Ⅱ 영역을 도시한 확대 단면도이다.
도시된 바와 같이 먼저 열경화성 수지층(11)을 중심으로 그 상,하면에 다수의 회로패턴(12)이 형성되어 있고, 상기 상,하면의 회로패턴(12)은 도전성비아(13)에 의해 상호 연결되어 있는 제1섭스트레이트(10)가 구비되어 있다.
여기서, 상기 열경화성 수지층(11)은 통상적인 BT(Bismaleimide triazine) 수지가 이용될 수 있으며, 이는 높은 경도, 열저항, 낮은 유전상수 그리고 수분이 흡수된 후에도 훌륭한 전기적 절연 저항을 가지며, 본 발명에 의한 반도체패키지(100)가 워페이지(Warpage)되는 현상을 예방하는 장점이 있다.
상기 제1섭스트레이트(10)의 상,하면에는 가요성 테이프(21)가 접착층(14)에 의해 각각 접착되어 있으며, 상기 가요성 테이프(21)의 표면에는 각각 다수의 회로패턴(22)이 형성된 제2섭스트레이트(20)가 형성되어 있다. 또한, 상기 각 회로패턴(22)은 도전성비아(23)를 통해 상기 제1섭스트레이트(10)의 회로패턴(12)에 연결되어 있다. 즉, 상기 도전성비아(23)는 상기 가요성 테이프(21) 및 접착층(14)을 관통하여 제1섭스트레이트(10) 및 제2섭스트레이트(20)의 회로패턴(12,22)을 상호 전기적으로 연결한다.
여기서, 상기 테이프(21)는 유연하고 자유롭게 휘어질 수 있는 가요성이며, 또한, 상기 테이프(21)에 형성되는 회로패턴(22)은 고밀도로 디자인할 수 있을 뿐만 아니라, 전기적 성능이 매우 우수한 장점이 있다. 이는 가요성 테이프를 이용한 써킷 테이프의 한 특성이다.
따라서, 본 발명은 경질의 제1섭스트레이트(10)를 이용함으로써, 워페이지 현상을 억제함과 동시에 가요성의 제2섭스트레이트(20)를 이용함으로써 회로패턴(22)의 고밀도화를 이루고 전기적 성능을 향상시킬 수 있는 장점이 있다.
한편, 상기 제2섭스트레이트(20)에는 다수의 관통공(24)이 형성되어 있으며, 여기에는 콘덴서, 다이오드 또는 인덕터와 같은 수동소자(60)가 위치된다. 즉, 상기 수동소자(60)는 은충진 에폭시 또는 솔더와 같은 접속부재(65)에 의해 상기 제2섭스트레이트(20)의 관통공(24)을 통해 오픈(Open)된 제1섭스트레이트(10)의 회로패턴(12)에 접속될 수 있다.
따라서, 상기 수동소자(60)의 대부분은 상기 제2섭스트레이트(20)의 관통공(24) 내측에 위치되고, 따라서 상기 접속부재(65)의 노출되는 표면적은 최소화된다. 이는 아래에서 설명하겠지만 봉지부(40) 또는 글럽탑(70)과 상기 접속부재(65)의 접촉면적이 최소화됨으로써, 계면간의 박리 현상이 최소화되는 장점이 있다.
더불어, 상기 접속부재(65)로서의 솔더는 녹는점이 대략 200~300℃이며, 엠알티(MRT: Moisture Reliability Test) 또는 리플로우 테스트(Reflow Test)시의 온도와 비슷하여 재용융될 수 있지만, 상기 은충진 에폭시의 녹는점은 800~960℃으로서, 상기 테스트시에도 재용융되지 않는 장점이 있다. 즉, 접속부재(65)로서 은충진 에폭시가 더욱 바람직하지만, 이것으로 본 발명을 한정하는 것은 아니다.
또한, 상기 제2섭스트레이트(20)의 관통공(24) 및 수동소자(60)는 필러(Filler)의 직경이 매우 작은 글럽탑(70)(Glob Top)으로 감싸여질 수 있다. 즉, 에폭시몰딩컴파운드(Epoxy Molding Compound)의 필러 직경보다 작은 직경의 필러를 갖는 글럽탑(70)을 이용함으로써, 상기 수동소자(60)와 제1섭스트레이트(10) 사이에 상기 글럽탑(70)이 완전하게 충진된다. 즉, 종래에는 상기 수동소자(60)를에폭시몰딩컴파운드와 같은 봉지재로 감싸서 그 수동소자(60)와 제1섭스트레이트(10) 사이에 상기 봉지재가 충진되지 않았으나, 상기 글럽탑(70)은 이러한 문제가 전혀 없다.
상기 제2섭스트레이트(20)의 상면 중앙에는 접착층(3)에 의해 반도체칩(1)이 접착되어 있다. 상기 반도체칩(1)은 상면에 다수의 입출력패드(2)가 형성되어 있다.
또한, 상기 반도체칩(1)의 입출력패드(2)와 상기 제2섭스트레이트(20)의 회로패턴(22)은 알루미늄와이어, 골드와이어 또는 구리와이어와 같은 도전성와이어(30)에 의해 상호 접속되어 있다.
더불어, 상기 반도체칩(1), 도전성와이어(30) 및 수동소자(60)의 외부를 감싸는 글럽탑(70)은 다시 에폭시몰딩컴파운드와 같은 통상적인 봉지재로 봉지되어 있으며, 상기 봉지재로 봉지된 영역은 일정형태의 봉지부(40)를 형성하고 있다.
또한, 상기 하부에 위치된 제2섭스트레이트(20)의 회로패턴(22)에는 솔더볼과 같은 도전성볼(50)이 융착되어 있으며, 상기 도전성볼(50)은 차후 마더보드에 접속되는 영역이 된다.
여기서, 상기 반도체칩(1)의 전기적 신호는 도전성와이어(30), 상부에 위치된 제2섭스트레이트(20), 중앙에 위치된 제1섭스트레이트(10), 하부에 위치된 제2섭스트레이트(20), 그리고 도전성볼(50)을 통하여 마더보드(도시되지 않음)로 전달되며, 마더보드의 전기적 신호는 상기의 역순에 의해 반도체칩(1)에 전달된다. 또한, 상기 수동소자(60)의 전기적 신호는 제1섭스트레이트(10)의 회로패턴(12) 및 상부에 위치된 제2섭스트레이트(20)의 회로패턴(22)을 통해 반도체칩(1)에 전달되거나, 또는 제1섭스트레이트(10) 및 하부에 위치된 제2섭스트레이트(20)를 통해 마더보드에 전달된다. 물론, 마더보드로부터의 전기적 신호는 그 역순으로 상기 수동소자(60)에 전달된다.
계속해서, 도3a 내지 도3k를 참조하여 본 발명에 의한 반도체패키지(100)의 제조 방법을 순차적으로 설명하면 다음과 같다.
1. 제1섭스트레이트(10) 제공 단계로서, BT 수지와 같은 열경화성 수지층(11)을 중심으로 상,하면에 얇은 도전성박막(15)(통상 Cu 박막)이 형성된 제1섭스트레이트(10)에 다수의 도전성비아(13) 및 회로패턴(12)을 형성하여 대략 판상의 제1섭스트레이트(10)를 제공한다.(도3a 및 3b참조)
즉, 상,하면에 도전성박막(15)이 형성된 열경화성 수지층(11)에 다수의 비아홀(Via Hole, 도시되지 않음)을 레이저(Laser) 또는 펀칭(Punching)에 의해 형성한 후, 상기 비아홀을 도금하여 도전성비아(13)를 형성하고, 또한 상기 도전성박막(15)에 소정 패턴의 포토레지스트(Photo Resist)를 형성한 후, 이를 화학 용액으로 에칭하여 소정의 복잡하고 미세한 회로패턴(12)을 형성한다.
2. 제2섭스트레이트(20) 제공 단계로서, 가요성 테이프(21)를 중심으로 일면에 접착층(14)을 접착하고, 다수의 수동소자용 관통공(24) 및 비아홀(25)을 형성하며, 이를 상기 제1섭스트레이트(10)의 상,하면에 각각 접착한다.(도3c 및 도3d 참조)
즉, 가요성 테이프(21)와 접착층(14)을 접착한 후, 상기 테이프(21) 및 접착층(14)에 수동소자(60)가 위치될 만한 크기의 관통공(24)을 레이저 또는 펀칭 방법으로 형성하고, 또한 필요한 위치에 다수의 비아홀(25)을 형성한 후, 이를 제1섭스트레이트(10)의 상,하면에 접착한다. 물론, 이때 상기 제2섭스트레이트(20)의 비아홀(25)과 상기 제1섭스트레이트(10)의 회로패턴(12)은 그 위치가 정확히 일치하도록 한다.
3. 제2섭스트레이트(20)에 회로패턴(22)을 형성하는 단계로서, 상기 가요성 테이프(21) 및 접착층(14)을 관통하여 형성된 비아홀(25)에 도금을 수행함으로써 도전성비아(23)가 형성되도록 하고, 또한 상기 도전성비아(23)와 연결된 다수의 회로패턴(22)을 형성한다.(도3e 및 도3f 참조)
예를 들면, 테이프(21) 표면 전체에 구리박막(도시되지 않음)을 형성하고, 상기 구리박막 표면에 금(Au) 패턴을 형성한 후, 이를 화학 용액으로 에칭함으로써 소정의 회로패턴(22)을 형성할 수 있다. 또한 상기 테이프(21) 표면 전체에 구리박막을 형성한 후, 포토레지스트로 그 구리박막 표면에 소정 패턴을 형성한 후 이를 화학 용액으로 에칭함으로써 소정의 목적하는 회로패턴(22)을 형성할 수도 있다. 이러한 회로패턴(22)의 형성 방법은 매우 다양하게 존재하며, 여기서 특정한 것으로 한정하는 것은 아니다.
4. 수동소자(60) 접속 단계로서, 상기 제2섭스트레이트(20)의 관통공(24)을통해 노출된 제1섭스트레이트(10)의 회로패턴(12)에 접속부재(65)를 이용하여 수동소자(60)를 접속한다.(도3g 참조)
여기서, 상기 접속부재(65)는 은충진 에폭시 또는 솔더를 이용할 수 있으며, 고온의 환경에서 접속부재(65)의 재용융에 의한 불량을 완벽히 제거하기 위해서는 은충진 에폭시를 이용함이 더욱 바람직하지만, 이것으로 본 발명을 한정하는 것은 아니다.
5. 글럽탑(70) 충진 단계로서, 상기 제2섭스트레이트(20)의 관통공(24) 및 수동소자(60) 표면을 글럽탑(70)으로 감싼다.(도3h 참조)
따라서, 종래와 다르게 상기 수동소자(60)와 제1섭스트레이트(10) 사이에는 상기 글럽탑(70)이 모두 충진되며, 어떠한 틈도 형성되지 않게 된다.
이러한 글럽탑(70) 충진은 수행하지 않을 수도 있으며, 여기서 이를 한정하는 것은 아니다.
6. 반도체칩(1) 부착 및 와이어본딩 단계로서, 상기 제2섭스트레이트(20)의 상면 중앙에 다수의 입출력패드(2)를 갖는 반도체칩(1)을 접착수단(3)으로 접착하고, 상기 반도체칩(1)의 입출력패드(2)와 상기 제2섭스트레이트(20)의 회로패턴(22)을 도전성와이어(30)를 이용하여 상호 접속한다.(도3i 참조)
7. 봉지부(40) 형성 단계로서, 상기 반도체칩(1), 도전성와이어(30) 및 수동소자(60) 등을 통상적인 에폭시몰딩컴파운드와 같은 봉지재로 봉지함으로써, 일정형태의 봉지부(40)를 형성한다.(도3j 참조)
8. 도전성볼(50) 융착 단계로서, 상기 제2섭스트레이트(20)의 회로패턴(22)에 솔더볼과 같은 다수의 도전성볼(50)을 융착함으로써, 차후 마더보드에 실장될 수 있는 형태의 반도체패키지(100)가 되도록 한다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 수동소자가 일정두께를 갖는 제2섭스트레이트의 관통공 내측에 위치됨으로써 상기 수동소자를 제1섭스트레이트의 회로패턴에 접속시키는 접속부재(은충진 에폭시 또는 솔더)와 봉지부와의 접촉면적이 그만큼 줄어든다. 따라서 상기 접속수단과 봉지부와의 계면박리 현상이 최소화되는 효과가 있다.
또한, 상기 관통공 및 수동소자가 글럽탑으로 밀봉되었을 경우에는, 상기 글럽탑의 주요 구성 요소인 필러(Filler)의 직경이 통상의 봉지재(에폭시몰딩컴파운드)에 포함된 필러의 직경보다 훨씬 작기 때문에, 상기 글럽탑이 수동소자와 제1섭스트레이트 표면 사이에 용이하게 충진되고, 따라서 접속수단이 재용융되더라도 상기 수동소자와 제1섭스트레이트 사이로 흘러들어가는 윅킹(Wicking) 현상, 상기 접속부재가 접착층과 회로패턴 사이로 흘러 들어가는 크립(Creep) 현상 및 상기 제2섭스트레이트와 봉지부 사이로 흘어 들어가는 익스트루션(Extrusion) 현상이 억제되는 효과가 있다.
물론, 상기와 같은 글럽탑의 이용으로 접속수단의 기포 또는 가스 등이 발생되지 않아 결국 봉지부의 크랙도 억제되는 효과가 있다.
더불어, 상기 수동소자를 제1섭스트레이트의 회로패턴에 접속시키는 접속부재가 은충진 에폭시일 경우에는 고온의 환경에서도 그 은충진 에폭시가 융용되지 않음으로써, 윅킹, 크립 및 익스트루션 현상이 모두 원천적으로 억제되는 효과가 있다.

Claims (5)

  1. 열경화성 수지층을 중심으로 상,하면에 다수의 회로패턴이 형성되어 있고, 상기 상,하면의 회로패턴은 도전성비아로 연결된 대략 판상의 제1섭스트레이트와;
    상기 제1섭스트레이트의 상,하면에 가요성 테이프가 접착층에 의해 각각 접착되며, 상기 테이프의 표면에는 다수의 회로패턴이 형성되어 있고, 상기 회로패턴은 도전성비아를 통해 상기 제1섭스트레이트의 회로패턴에 연결된 동시에, 상기 테이프에는 다수의 관통공이 형성된 제2섭스트레이트와;
    상기 제2섭스트레이트의 상면 중앙에 접착층에 의해 접착되며, 상면에는 다수의 입출력패드가 형성된 반도체칩과;
    상기 반도체칩의 입출력패드와 상기 제2섭스트레이트의 회로패턴을 상호 전기적으로 접속하는 다수의 도전성와이어와;
    상기 제2섭스트레이트의 관통공을 통하여 그 하부에 위치된 제1섭스트레이트의 회로패턴에 접속수단으로 접속된 다수의 수동소자와;
    상기 반도체칩, 도전성와이어 및 수동소자 등을 외부환경으로부터 보호하기 위해 봉지재로 봉지되어 형성된 봉지부와;
    상기 제2섭스트레이트의 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 반도체패키지.
  2. 제1항에 있어서, 상기 제2섭스트레이트의 관통부 및 수동소자는 글럽탑(GlobTop)으로 밀봉된 것을 특징으로 하는 반도체패키지.
  3. 제1항에 있어서, 상기 접속수단은 은충진 에폭시 또는 솔더 페이스트중 어느 하나 인 것을 특징으로 하는 반도체패키지.
  4. 상,하면에 도전성박막이 형성된 열경화성 수지층에 다수의 도전성비아 및 회로패턴을 형성하여 대략 판상의 제1섭스트레이트를 제공하는 단계와;
    가요성 테이프를 중심으로 하면에 접착층을 접착하고, 다수의 수동소자용 관통공 및 비아를 형성한 제2섭스트레이트를 구비하고, 이를 상기 제1섭스트레이트의 상,하면에 접착하는 단계와;
    상기 제2섭스트레이트에 다수의 도전성비아 및 회로패턴을 형성하는 단계와;
    상기 제2섭스트레이트의 관통공을 통해 노출된 제1섭스트레이트의 회로패턴에 접속수단을 이용하여 수동소자를 접속하는 단계와;
    상기 제2섭스트레이트의 상면 중앙에, 상면에 다수의 입출력패드가 형성된 반도체칩을 부착하는 단계와;
    상기 반도체칩의 입출력패드와 상기 제2섭스트레이트의 회로패턴을 도전성와이어로 상호 접속하는 단계와;
    상기 반도체칩, 도전성와이어 및 수동소자 등을 외부 환경으로부터 보호하기 위해 봉지재로 봉지하여 일정형태의 봉지부를 형성하는 단계와;
    상기 제2섭스트레이트의 회로패턴에 다수의 도전성볼을 융착하는 단계를 포함하여 이루어진 반도체패키지의 제조 방법.
  5. 제4항에 있어서, 상기 수동소자 접속 단계후에는 상기 제2섭스트레이트의 관통공 및 수동소자 표면을 글럽탑으로 감싸는 단계가 더 포함된 것을 특징으로 하는 반도체패키지의 제조 방법.
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