KR20030019310A - 이중 페이즈 프로빙 신호를 이용하는 ｐｃｍ 모뎀시스템내의 샘플링 페이즈의 조정을 위한 방법 및 장치 - Google Patents

Abstract

PCM 모뎀 시스템(도 3)에서, 업스트림 데이터 레이트를 최대화시키기 위해 업스트림 방향의 분수 샘플링 페이즈 오프셋을 최적화는 방법 및 장치는 시작시 생성되며 순수 톤의 적어도 두 개의 별개의 페이즈들을 가지며, 최적의 샘플링 페이즈 값(72)을 산출하는 디지털 모뎀(14)에서 검출되는 것인 아날로그 모뎀(12)으로부터의 프로빙 신호(도 4a)를 이용한다. 계산된 값(72)으로부터, 입력 데이터를 지연시키는 적합한 양을 나타내는 신호가 중앙국의 양자화기(22)의 분수 샘플링 페이즈 오프셋이 최적화되게 단편 샘플링 페이즈의 조정을 위해 아날로그 모뎀(12)으로 다시 송신된다.

Description

이중 페이즈 프로빙 신호를 이용하는 ＰＣＭ 모뎀 시스템내의 샘플링 페이즈의 조정을 위한 방법 및 장치{Method and apparatus for adjustment of the sampling phase in a PCM modem system using a dual-phase probing signal}

PCM 모뎀 접속과 같은 ITU-V.92를 이용하여 공중 교환 전화 네트워크(Public Switched Telephone Network), 즉 PSTN의 업스트림 방향으로 고속 데이터를 전송하기 위해서는, 아날로그 모델 송신기가 로컬 루프 채널 왜곡을 보상하기 위해 전치 등화기(pre-equalizer)를 이용할 필요가 있다. 중앙국(central office) 또는 CO의 A/D 등화기에 대한 수신된 심볼 스트림의 분수 샘플링 페이즈 오프셋(fractional sampling phase offset)은 샘플링 레이트가 나이키스트 레이트 미만일 경우 전치 등화기의 성능에 지대한 영향을 미칠 수 있다는 것이 알려져 있다. 이 영향은 상당한 과잉의 대역폭으로 수신된 아날로그 신호들에 작용하는 이격 심볼 전치 등화기들의 경우 클 수 있다. 네트워크 샘플링 레이트는 8 kHz로 고정되어 있기 때문에, PCM 업스트림 변조 방식을 이용하는 네트워크에서 동작하는 디지털 모뎀이 이 범주에 포함될 것이다.

이용된 임의의 특정한 등화 방법 및 변조 방식에 대해서, 아날로그 모뎀의 어느 분수 심볼 페이즈 오프셋이 최상의 성능을 낼 것인지는 실험이나 분석을 통해 결정될 수 있다. 수신된 신호의 초기 페이즈는 아날로그 모뎀 및 루프 채널의 무작위 호 타이밍에 의해 결정되기 때문에, 디지털 모뎀이 수신된 신호에 대한 등화기의 샘플링 페이즈를 조정하는 능력을 갖추는 것이 바람직하다.

디지털 모뎀이 접속되는 코덱은 디지털 모뎀에서 멀리 떨어져 있고 이의 제어 하에 있지 않다. 따라서 디지털 모뎀이 코덱의 업스트림 등화기의 샘플링 페이즈를 조정한다는 것은 가능하지가 않다. 그러므로 디지털 모뎀이 아날로그 모뎀에 이의 송신 신호의 페이즈를 조정하게 하여 최적의 순간에 코덱과 일치하게 할 수 있게 하는 방법을 취할 필요가 있다.

또다른 배경 기술로서, 전형적인 PCM 모뎀 시스템의 경우 아날로그 링크로 중앙국 또는 CO에 연결되는 아날로그 모뎀이 있는데, 여기서 아날로그 신호들은 등화되어 디지털 모뎀에 연결된다. 아날로그 모뎀에서는, 입력되는 디지털 데이터 스트림을 아날로그 신호로 변환시키기 위해 디지털-아날로그 변환기가 이용되고, 변환된 아날로그 신호는 하이브리드 회로를 통해 로컬 아날로그 루프에 연결된다. 로컬 아날로그 루프는, 코덱과, 보다 중요하게는, 아날로그-디지털 변환기 및 디지털-아날로그 변환기를 모두 갖춘 등화기를 포함하는 중앙국에 연결되며, 이들 변환기들은 디지털 네트워크를 아날로그 루프에 연결하는데 이용된다.

1975년 1월 The Bell System Technical Journal, vol. 54, no. 1에 "무한 등화기에 대한 최적의 타이밍 페이즈(Optimum Timing Phase for an InfiniteEqualizer )" 명칭의 J. E. Mazo의 논문에 기재된 바와 같이, 디지털 데이터 스트림 혹은 송신의 페이즈를 최적화하는 시스템이 기술되어 있고, 여기서 페이즈란 샘플들의 페이즈를 지칭한다. 이 논문에서, 디지털 등화기는 수신된 데이터 파(data wave)의 샘플들의 시퀀스를 결합하는데 이용되며, 또한 이 등화기는 심볼 간 간섭 및 잡음 영향을 완화시키는데 이용된다.

J.E. Maze의 이러한 초기 연구에 따르면, 샘플링 간격을 참조로 한 샘플 점의 페이즈는 입력 아날로그 스트림을 대응 디지털로 변환하는데 이용되는 아날로그-디지털 변환기를 구동하는 수신기의 클록의 페이즈를 조정함으로써 수신기에서 조정된다. 이 논문에 기술된 바와 같이, 샘플링 점의 페이즈가 달라짐에 따라 통신 시스템의 성능이 달라지게 된다. J. E. Mazo는 최적의 샘플링 페이즈를 찾는 방법을 기술하고 있고 주파수 스펙트럼 전체를 검토하여 최적의 샘플링 페이즈를 계산한다.

PCM 모뎀 시스템에서 수신기의 아날로그-디지털 변환기, 보다 중요하게는 A/D 변환기를 구동하는 클록을 제어할 때 이러한 최적화 기술이 유용하겠지만, 아날로그-디지털 변환기는 중앙국 또는 CO에 위치하여 있다. CO는 아날로그-디지털 변환기로부터 송신의 최종의 종점인 디지털 모뎀으로부터 상당히 멀리 있음을 알 것이다. 따라서 CO의 클록의 주파수 및 페이즈를 원격으로 설정할 수 있는 능력이 없고, 그럼으로써, 채널 성능을 최적화하기 위해 J.E. Mazo 최적화 시스템을 이용할 기회가 없다.

명백한 것은 PCM 모뎀 시스템들에서 성능을 향상시키기 위해 CO의 클록의 주파수 및 페이즈를 조정할 수 있거나, 채널 상호간섭 및 잡음에 대해 시스템을 최적화할 수 있도록 아날로그 모뎀의 샘플링 페이즈를 조정할 수 있어야 한다는 것이다.

본 발명은 원격통신에 관한 것으로, 특히 PCM 모뎀 시스템에서 샘플링 페이즈를 최적화하기 위한 방법 및 장치에 관한 것이다.

도 1은 중앙국의 클록이 8kHz의 네트워크 클록에 고정되고 마찬가지로 아날로그 모뎀의 클록이 네트워크 클록에 고정되며 중앙국 등화기의 신호의 샘플링 페이즈 오프셋이 업스트림 데이터 속도에 직접 영향을 미치는 전형적인 PCM 모뎀 시스템의 블록도.

도 2a는 송신측의 디지털 데이터가 샘플되고 아날로그-디지털 변환기를 구비한 수신기에 통신채널을 통해 송신되는 아날로그 신호로 변환되며, 아날로그-디지털 변환기에 이용되는 클록의 페이즈를 수신된 아날로그 신호의 최적의 샘플링을 제공하도록 최적으로 조정되는 시나리오의 블록도.

도 2b는 도 2a의 수신기에 도달한 아날로그 신호의 분수 샘플링 페이즈 오프셋을 도시한 파형도.

도 3은 중앙국의 샘플링 페이즈 오프셋이 최적이 되게 샘플링 페이즈를 변경하기 위해서 입력 데이터 스트림을 지연시키기 위해 아날로그 모뎀으로 다시 송신될 지연을 계산할 수 있게 하는 순수 프로빙 톤의 송신을 도시한 시스템의 블록도.

도 4a는 둘 간의 π/2 페이즈 시프트를 도시한 프로빙 신호의 두 세그먼트들의 파형도.

도 4b는 세그먼트로 분할된 프로빙 신호를 도시한 파형도.

도 5a는 과잉 대역폭(excess bandwidth)을 예시하는 것으로 중앙국에 도달한 아날로그 신호의 주파수 대 진폭의 그래프.

도 5b는 에일리어싱을 예시한 중앙국의 샘플된 아날로그 신호의 주파수 대 진폭의 그래프.

도 6은 세그먼트으로 분할된 프로빙 신호들 중 검출된 페이즈의 신호는 샘플 페이즈 오프셋을 조정하기 위해 삽입될 지연의 계산을 제공하는 것으로, 프로빙 신호의 두 세그먼트들의 페이즈 검출을 도시한 도면.

도 7은 본 발명의 또다른 실시예를 도시한 도면.

본 시스템에서 초기 트레이닝 시퀀스 동안에 아날로그 모뎀에서 샘플링 페이즈를 디지털 모뎀이 조정하게 하는 방법이 제공된다. 이것은 데이터 모드 동안 이용되는 전치 등화기의 성능을 향상시키며, 이것은 보다 낮은 에러율 및/또는 보다 높은 접속 속도들이 되게 한다.

일반적으로, 이 방법은 다음 단계들로 기술될 수 있다. 먼저, 송신기 주파수를 네트워크 클록에 맞추기 위해서 어떤 류의 루프-백 타이밍을 아날로그 모뎀이 이용할 필요가 있다. 이와 같이 주파수가 맞추어진 후에, 디지털 모뎀은 아날로그 모뎀에 의해 송신된 기지의 이중 페이즈 아날로그 프로빙 신호가 양자화된 수신한 샘플들을 이용하여 페이즈 추정치를 계산할 수 있다. 그러면 이 추정치는 최적의값과 비교되고, 아날로그 모뎀에 이용되었을 때 분수 샘플링 페이즈 오프셋을 CO의 최적의 값으로 시프트시키는 샘플링 페이즈 지연이 계산된다. 이 페이즈 지연은 1심볼 보(baud)(1/8000 sec)를 단위로 하여 (0, 1) 사이의 값을 취하는 것만이 필요함에 유의한다.

디지털 모뎀은 트레이닝시 다른 파라미터들을 아날로그 모뎀에 송신하는 바와 동일하게, 필요로 되는 지연을 인코딩한다. 디지털 모뎀에 의해 필요로 되는 지연의 송신과 아날로그 모뎀에 의해 이러한 지연의 인코딩 후에, 아날로그 모뎀은필요한 지연만큼 입력 데이터 스트림을 지연시킨다. 이것은 코덱의 하드웨어 조정을 통해서 혹은 보간과 같은 소프트웨어 방법들을 통해서 달성될 수 있다. 이러한 조정 후에, 수신된 아날로그 신호는 디지털 모뎀에서 원하는 페이즈에 중앙국의 네트워크 코덱을 일치시킬 것이다.

아날로그 모뎀이 네트워크 클록에 근거하여 어떤 류의 루프-백 타이밍을 이용할 필요가 있으므로, F. Ling의 미국특허 제5,199,046호에 기술된 바와 같은 시스템이 이용될 수도 있다. 이 페이즈 조정은 접속 전체를 통해 유지될 것이다. 적합한 지연 생성 방법을 설명한다.

아날로그 모뎀에서 디지털-아날로그 변환기를 구동하는 클록의 페이즈 및 주파수를 조정할 수 있는 것이 바람직한데, 바람직한 실시예에서 페이즈 지연은 디지털-아날로그 변환기에 앞서 디지털 데이터 스트림의 보간에 의해 달성된다.

샘플링 페이즈 조정에 있어 보간에 의해 이용되어야 할 것은 통신 채널의 어떤 검출이다. 본 발명에서, 최적의 샘플링 페이즈 지연은 아날로그 모뎀에서 디지털 모뎀으로 송신되는 이중 페이즈 프로빙 신호를 이용하여 디지털 모뎀에서 결정된다. 4kHz 프로빙 신호의 두 페이즈들 간 페이즈 차는 일 실시예에서 π/2로 설정되고, 이것은 1 심볼 보(1/8000 sec)의 단위로 1/2에 대응한다. 따라서, 제 2 송신된 페이즈 φ₂는 제 1 송신된 페이즈 φ₁에서 π/2를 감산함으로써 결정된다. 페이들 간 이러한 관계는 수신기에서 유지된다. 그러므로, 디지털 모뎀에서 제 2 수신된 페이즈 φ_B는 제 1 수신된 페이즈 φ_A에서 π/2를 감산한 것과 같다.

수신기에서, φ_A는 제1 페이즈의 수신된 신호 대 제2 페이즈의 수신된 신호와의 비의 합의 아크탄젠트로서 유도된다.

상기 식은 샘플링 클록이 프로빙 톤의 두 배이고 페이즈 차이가 π/2일 때 유효하다.

동작시에, 프로빙 신호는 두개의 세그먼트들로 보내지며, 제 1 세그먼트는 제 1 페이즈로 제 2 세그먼트는 제 2 페이즈로 보내진다. 이들 두 페이즈들을 가진 수신된 신호를 모아 페이즈 검출기에서 φ_A를 검출하는데 이용한다. 일 실시예에서 프로빙 신호의 제 1 및 제 2 세그먼트들은 8kHz의 네트워크 클록 레이트로 샘플링된다.

샘플링 레이트가 8kHz일 때, 일 실시예에서 프로빙 신호는 4kHz로 설정된다. 프로빙 신호 φ_A의 코덱에서의 수신된 페이즈는 디지털 모뎀에서 검출되고 최적의 샘플링 페이즈가 계산된다. 최적의 샘플링 페이즈는 분수 샘플링 페이즈 오프셋을 CO에서 제로 혹은 π로 되게 하는 것이다. 이에 따라 4kHz 톤의 진폭이 최대가 되어 시스템 성능이 최적으로 된다.

이에 따라 일 실시예에서, 아날로그 모뎀 송신기는 먼저 페이즈 φ₁의 4kHz 톤을 보내고 이어서 페이즈 φ₂의 제2 송신을 행하며, 여기서 φ₂= φ₁- π/2이다.

4kHz 톤이 중요한 이유는 수신측, 혹은 보다 중요하게는 CO측에서, 샘플링 주파수가 나이키스트 레이트(Nyquist rate) 미만인 아날로그-디지털 변환기에 기인하여 디지털 신호가 원래 신호의 에일리어싱된 버젼(aliased version)이기 때문이다.

아날로그-디지털 변환기 이후에, 인접한 파형들 P1 및 P2의 스커트들에 기인한 신호의 성분들 혹은 부분들은 분수 샘플링 페이즈 오프셋의 페이즈에 따라 가산되거나 감산될 수 있고, 이 효과를 에일리어싱이라 한다. 이들 두 성분들이 합쳐진다면 더 나은 성능이 달성된다. 구체적으로 4kHz에서 P1과 P2가 서로 합쳐지게 함으로써, P1 및 P2는 다른 주파수들에서 서로 합쳐지게 될 것이다. 중요한 점은 이들 두 개의 성분들 P1 및 P2를 합치는 최적의 페이즈 오프셋을 선택하는 것이다.

알게 되는 바와같이, 프로빙 신호 주파수를 4kHz로 선택하고 두개의 톤 세그먼트들의 페이즈들의 페이즈차이를 π/2로 설정함으로써, 제 1 페이즈의 수신된 신호 대 제2 페이즈의 수신된 신호와의 비가 아날로그 측에서 삽입될 적합한 지연을 제공함을 보일 것이다. 일 실시예에서,

S₁(n) = Acos(πn + φ_A) = A(-1)ⁿcosφ_A이고 S₂(n) = Acos(πn + φ_B) = -A (-1)ⁿsinφ_A이기 때문에, 추정치를 보다 정확하게 하기 위해서, s(n)들의 비는 많은 샘플들에 대해 평균할 수 있고 이에 따라 다음식이 생성된다.

디지털 모뎀에서 φ_A의 검출로부터, 수신된 신호의 새로운 페이즈를 최적인 제로 혹은 π가 되게 하기 위해서 아날로그 모뎀이 삽입할 최적의 지연을 계산할 수 있다. 적합한 지연을 삽입함으로써, 감산과는 반대로 두 개의 성분 P1 및 P2를 합하게 하여 최적의 성능을 내게 아날로그 측에서 샘플링 페이즈를 설정한다. 상기 식들로부터, 그리고 송신기가 현재 φ₂페이즈에 있다고 할 때, 최적의 지연 D=(2π- φ_B)/(2π) mod 1 = (2π+ π/2 - φ_A)/(2π) mod 1 이다.

요약하면, PCM 모뎀 시스템에서, 업스트림 데이터 레이트를 최대화하기 위해 분수 샘플링 페이즈 오프셋을 최적화하기 위한 방법 및 장치는 시작(startup)시에 생성되며 2 또는 그 이상의 별개의 페이즈들을 갖는 것으로 최적 샘플링 페이즈가 계산되는 디지털 모뎀에서 검출되는 것인 아날로그 모뎀으로부터의 프로빙 신호를 활용한다. 그 후, 최적 지연이 계산되고, 입력 데이터 심볼들이 이 양만큼 지연되는 아날로그 모뎀으로 다시 전송된다. 이것은 분수 샘플링 페이즈 오프셋을 중앙국 등화기에서 최적이 되게 한다.

특히, 시작시에 최적 샘플링 페이즈는 페이즈 차이를 이미 알고 있는 두 개의 서로다른 페이즈들을 갖는 프로빙 신호를 송신하고 두 개의 수신된 신호들의 비로부터 최적의 샘플링 페이즈를 결정함으로써 결정된다. 일 실시예에서 최적의 샘플링 페이즈 지연은 두 개의 수신된 프로빙 신호 세그먼트들의 비의 아크탄젠트이다. 아크탄젠트는 수신된 세그먼트들을 측정하여 계산되고 아날로그 모뎀으로 다시 송신되게 최적의 샘플링 페이즈 지연 보정을 명시하는 데에 이용된다.

두 페이즈 4kHz 톤의 이용으로, 보정 샘플링 페이즈 지연이 삽입되었을 때 샘플링 점에서의 성분들이 부가적인 것이 될 것임을 확신할 수 있다. 부가적이므로, 아날로그 모뎀에 적용되었을 때, 계산된 샘플링 페이즈 지연은 송신 신호들이 중앙국에 도달하였을 때 분수 샘플링 페이즈 오프셋을 최적이 되게 할 것이다. 이것은 4kHz 톤의 진폭이 최대가 되며 이에 따라 시스템은 최적 성능으로 설정되었음을 나타낸다.

도면과 더불어 상세한 설명에 관련하여 본 발명의 이들 및 그 외 다른 특징이 이해될 것이다.

도 1에서, 전형적인 PCM 모뎀 시스템(10)은 아날로그 모뎀(12) 및 디지털 모뎀(14)을 포함한다. 업스트림 방향에서, 아날로그 모뎀은 하이브리드 회로(16)를 통해 로컬 아날로그 루프(18)에 연결되며, 이 루프는 중앙국(22) 내 하이브리드 회로(20)를 통해 아날로그-디지털 변환기(24)에 접속되고 이어서 디지털 모뎀(14)에 연결된다. 또한 중앙국엔 다운스트림 경로에 디지털-아날로그 변환기(26)가 있고, 클록(28)은 아날로그-디지털 변환기 및 디지털-아날로그 변환기 모두가 이용한다. 아날로그-디지털 변환기(24)는 양자화기로서 기능함을 알 것이다. 클록(28)은 네트워크 타이밍 주파수인 f₀=8 kHz로 설정됨에 유념한다.

디지털 데이터(30)는 전치 등화기 시스템에 의해 발생된다. 아날로그 모뎀(12)은 디지털-아날로그 변환기(32)를 이용하여 디지털 데이터(30)를 아날로그 스트림으로 변환한다. 디지털-아날로그 변환기(32)는 아날로그 모뎀 내의 클록 (34)에 의해 클록되고, 루프-백 타이밍 기술에 의해 f₀가 8kHz에 설정되게 네트워크 타이밍에 고정된다. 네트워크 타이밍은, 아날로그-디지털 변환기(36), 및/또는 네트워크 타이밍에 클록(34)을 맞추기 위해 장치(40)에서 이용되는 타이밍 검출기(38)에 연결된 다운스트림 수신기를 이용하여 아날로그 모뎀에서 검출된다.

디지털 데이터(30)의 샘플링 레이트가 나이키스트 레이트 이상일 때 이러한 PCM 모뎀 시스템은 만족스럽게 동작하지만, 모뎀 송신기의 복잡성을 줄이기 위해서 데이터(30)의 레이트 즉 D/A 변환기(32) 레이트가 이를테면 8kHz의 나이키스트 레이트 미만일 때는 확실한 통신을 위해서 모뎀 속도를 낮추어야만 한다. 손실되는 데이터는 부분적으로는 샘플링 페이즈들에 따라 변하는 채널 특성에 기인한다.

전술한 J. E. Mazo 논문에 기술된 바와 같이, 디지털 데이터 스트림 혹은 송신의 페이즈를 최적화하는 시스템이 안출될 수 있고 여기서 페이즈는 샘플들의 페이즈를 말한다. J. E. Mazo가 안출한 시스템에서, 송신기(40)는 디지털-아날로그 변환기(42)에 의해 변환되고 채널(46)을 통해 수신기(48)에 연결되는 디지털 데이터 스트림을 받는다.

수신기(48)는 입력되는 아날로그 신호를 디지털 신호로 변환하기 위해서 채널(46)에 연결된 아날로그-디지털 변환기(50)를 이용하며, A/D 변환기(50)의 출력은 등화기(52)에 접속되고 이에 스레숄드 장치(threshold device)(54)가 접속되며, 스레숄드 장치의 출력이 복구된 디지털 데이터 스트림이다.

알게 되는 바와 같이, 아날로그-디지털 변환기(50)에 의해 제공되는 샘플링은 시스템에 최적의 성능을 제공하기 위해서 (58)로 표시한 샘플링 페이즈 오프셋을 조정하기 위해 클록(56)에 의해 제어된다. 전술한 논문에 따라서, 전체 주파수 스펙트럼이 분석되고 최적의 페이즈 오프셋 조정이 (58)에서 클록(56)을 조정하기 위해서 행해진다.

도 2b에서, 샘플링 간격 T₁을, 나이키스트 주파수의 역으로서 정의되는 나이키스트 간격보다 크게 하여 시간 T₁, 2T₁, 3T₁에서 아날로그 파형(60)이 샘플링된다. 정의에 의해서, 샘플 페이즈 φ는 0과 실제 샘플 펄스의 상승 에지 간 시간 차이임에 유념한다. 본 경우에 샘플링 레이트는 나이키스트 레이트 미만이기 때문에, 샘플링 페이즈가 중요하다.

전술한 바와 같이, 도 2a에 제시된 방식은 양자화기의 일부인 중앙국의 아날로그-디지털 변환기에서 디지털 모뎀이 멀리 떨어져 있기 때문에 디지털 모뎀이 중앙국을 제어할 수 없어 실현 불가하다. 그러므로 문제는 샘플링 페이즈 오프셋을 어떻게 조정할 수 있는가, 하는 것이 된다.

중앙국에 도달하는 아날로그 신호들에 대한 최적의 샘플링 페이즈 오프셋을 제공할 수 있기 위해서, 본 시스템에서는 아날로그 모뎀에 의해 프로빙 신호 (probing signal)가 생성된다. 일 실시예에서의 이 프로빙 신호는 두 개의 세그먼트들을 갖는 순수 4 kHz의 톤(tone)이다. 일 실시예에서 두 개의 세그먼트들 사이의 페이즈 시프트는 π/2이다. 이러한 이중 페이즈 신호는 아날로그 모뎀의 (66)에서 발생되고, 톤은 디지털-아날로그 변환기와 하이브리드 회로(16) 사이에 주입된다.

제로 혹은 π의 최적의 분수 페이즈 오프셋을 갖고 중앙국에 신호들이 도달하도록 보간기(68)에 의해 데이터 스트림(30)에 삽입할 페이즈 지연을 계산할 수 있게 하기 위해 디지털 모뎀에서 이용되는 것이 이중 페이즈 프로빙 신호이다.

근본적으로 아날로그-디지털 변환기(32)에 앞서 데이터 스트림의 지연을 통해 달성되는 것은, 양자화기 샘플링을 최적화하게 되는 것인 중앙국의 클록(28)의 페이즈 변경을 모사한다는 것이다.

일 실시예에서, 프로빙 신호는 PCM 모뎀 시스템의 트레이닝 단계에서 이용되고 시작 모드 동안 적어도 초기에 송신됨에 유의한다. 입력되는 프로빙 신호는 이의 아날로그 포맷에서 디지털 포맷으로 변환되고 디지털 모뎀에 있는 페이즈 검출기(70)에 연결된다. 이중 페이즈 프로빙 신호의 세그먼트들중 한 세그먼트의 검출된 페이즈를 (72)에서 최적의 샘플링 페이즈 값을 계산하는데 이용하고, 이 값은(74)에서 적합한 지연을 계산하는데 이용된다. 이 지연은 업스트림 방향으로 최적의 샘플링 페이즈 오프셋을 제공함으로써 채널 변동들을 바로잡도록 데이터 스트림(30)에 삽입시키는 지연이다.

디지털 모뎀으로부터 전송된 지연은 아날로그 모뎀의 (76)에서 검출되고, 장치(78)는 보간기(68)를 구동시켜 일정한 지연을 삽입시킴으로써 샘플링 페이즈를 디지털 모뎀에 지정된 양만큼 변경시킨다. 이와 같이 함으로써, 중앙국에 도달하는 아날로그 신호들에 대한 분수 샘플링 페이즈 오프셋이 제로 또는 π로 조정되고, 그럼으로써 시스템이 최적화된다.

프로빙 신호에 관하여, 또한 도 4a에 도시한 바와 같이, 파형들(80, 82)은 π/2만큼 오프셋된 φ₁및 φ₂를 나타낸다. 도 4b에 도시한 바와 같이 φ₁의 페이즈를 갖는 파형(80)은 φ₂의 페이즈를 갖는 파형(82)보다 먼저 순차적으로 송신된다.

일 실시예에서, 프로빙 신호는 순수 4 kHz 톤이며, 이의 중요성은 나이키스트 레이트 미만으로 샘플링함에 따라 야기되는 에일리어싱을 다룬다는 것으로 다음과 같다.

도 5a에서, 파형(84)은 중앙국에서의 아날로그-디지털 변환에 앞서 수신된 톤을 나타낸 것이다. 파형(84)의 부분(86)은 4 kHz 주파수 점 이상으로 확장하고, 이 부분(86)은 과잉 대역폭으로서 알려진 것인 빗금친 영역(88)으로 표시한 스커트를 형성한다. 8kHz의 샘플링 레이트일 경우, 4kHz의 톤에 의해, 비교적 작은 과잉 대역폭으로 된다.

도 5b에서, 파형들(90, 90', 90")은 성분들 혹은 부분들(P1, P2)이 에일리어싱에 기인하여 존재하는 아날로그-디지털 변환의 결과이다. 이들 성분들이 부가적인 것이면 보다 나은 성능이 달성될 것임을 알 것이다. 아날로그-디지털 변환기 이후에, 이웃한 파형들인 P1 및 P2의 스커트들에 기인한 신호의 성분들 혹은 부분들은 분수 샘플링 페이즈 오프셋의 페이즈에 따라 가산되거나 감산될 수 있고, 이 효과를 에일리어싱이라 한다. 이들 두 성분들이 합쳐진다면 더 나은 성능이 달성된다. 구체적으로 4kHz에서 P1과 P2가 서로 합쳐지게 함으로써, P1 및 P2는 다른 주파수들에서 서로 합쳐지게 될 것이다. 중요한 점은 이들 두 개의 성분들 P1 및 P2를 합치는 최적의 페이즈 오프셋을 선택하는 것이다.

이것을 행하기 위해서, 4kHz 톤의 두개의 세그먼트들의 페이즈는 디지털 모뎀에서 검출된다. 디지털 모뎀에서 프로빙 신호의 페이즈를 검출하였으면, 중앙국의 최적의 샘플링 페이즈 오프셋을 제공할 샘플링 페이즈 오프셋 및 이에 따라 향상된 성능의 이유인 4kHz 톤의 최대의 진폭을 산출하는 것이 가능하다.

도 6에서, 여기서는 (92)로 도시한 프로빙 신호의 제 1 의 φ₁세그먼트가 검출된다. 이 세그먼트는 (94)로 도시한 바와 같이 8kHz로 샘플링되어, (96)에 φ_A의 검출된 페이즈를 제공한다. 마찬가지로 φ₂의 페이즈를 갖는 프로빙 신호(98)의 세그먼트들중 제 2 세그먼트가 (100)에서 샘플링되어 제2 샘플의 검출된 페이즈, 즉 (102)에 도시한 바와 같은 φ_B를 제공한다. 도 6의 식들로부터 알 수 있듯이, 검출된 페이즈 φ_A는 다음과 같다.

송신기가 현재 φ₂에 있다고 가정하여, φ_B를 제로와 동일하게 하기 위해 아날로그 모뎀이 삽입해야 하는 최적의 지연을 φ_A로부터 계산할 수 있다. 이렇게 함으로써, 분수 샘플링 오프셋이 제로이거나 π이 되게 하는 지연을 삽입시킨다. 실시예에서 삽입된 지연 D은 (2π+ π/2 - φ_A)/(2π) mod 1이다.

도 7은 4kHz에서 두 개의 상이한 페이즈들을 갖는 프로빙 신호의 예를 도시한 것이다. 신호들(S1, S2)은 {A 0 A -A 0 -A}의 반복이며, 여기서 A는 어떤 파워 요건을 충족하도록 선택된다. 프로빙 신호는 1.3kHz와 4kHz의 2개의 주파수 항들로 구성된다. 1.3kHz 톤은 최적의 페이즈를 찾는데는 이용되지 않으나, 채널 응답에서 4kHz에서 디프 널(deep null)이 있을지라도 수신기에서의 어떤 파워를 유지한다. S1'은 한 페이즈와 다른 페이즈 간 경계, 즉 S1과 S2 간 경계를 수신기가 검출하게 하기 위해서 부가된다. S1과 S2 사이에 π/2 페이즈 차이를 주기 위해서 S1'과 S2 사이에 0.5T 갭이 있음에 유의한다. 실제로 이것은 어떠한 신호 성분도 갖지 않는 갭일 수 있고, 아니면 S1'은 갭을 포함하게 확장될 수도 있을 것이다. 수신기에서, S1 및 S2의 4kHz 성분은 외적의 페이즈를 검출하는데 이용된다. 계산들을 보다 정확하게 하기 위해서 S1' 및 S2'가 S1 및 S2와 함께 이용될 수도 있음에 유의한다. 또한 1.3 kHz 성분은 수신기에서 쉽게 걸러질 수 있으므로 4kHz 톤만이 최적의 페이즈를 계산하는데 이용됨에 유의한다.

본 발명의 몇몇의 실시예들 및 이에 어떤 수정 및 변동에 대해 기술하였는데, 전술한 바는 단지 예로 제시된 것으로 한정하는 것은 아님을 이 기술에 숙련된 자들에게 명백할 것이다. 많은 수정 및 다른 실시예들이 이 기술에 통상의 지식을 가진 자의 범위 내에 있고 첨부된 청구범위 및 이의 등가물에 의해서만 한정되는 본 발명의 범위 내에 드는 것으로서 간주된다.

Claims (16)

1. 입력 데이터 스트림이 연결되며, 아날로그 루프 및 중앙국을 통해 디지털 모뎀에 연결되는 아날로그 모뎀을 포함하는 PCM 모뎀 시스템에서, 업스트림 데이터 레이트를 최대화하기 위해서 상기 아날로그 모뎀에서 상기 디지털 모뎀으로의 업스트림 방향으로 분수 샘플링 페이즈 오프셋(fractional sampling phase offset)을 최적화하는 방법에 있어서,

   순수 톤(pure tone)의 적어도 두 개의 별개의 페이즈들을 갖는 프로빙 신호 (probing signal)를 발생시키는 단계;

   상기 업스트림 방향으로 상기 프로빙 신호를 송신하는 단계;

   상기 프로빙 신호의 페이즈들 중 적어도 한 페이즈를 측정하는 단계;

   상기 입력 데이터 스트림을 지연시킬 양을 나타내는 신호를 상기 아날로그 모뎀으로 되돌려 송신하는 단계로서, 상기 지연은 상기 프로빙 신호의 페이즈들 중 적어도 한 페이즈를 측정한 것으로부터 유도되고 상기 중앙국에 최적의 페이즈 오프셋을 제공하는데 필요한 것인, 송신하는 단계; 및

   상기 유도된 지연만큼 상기 입력 데이터 스트림을 지연시키는 단계를 포함하는 분수 샘플링 페이즈 오프셋 최적화 방법.
2. 제 1 항에 있어서,

   상기 중앙국에서의 최적의 분수 페이즈 오프셋은 제로 또는 π인, 분수 샘플링 페이즈 오프셋 최적화 방법.
3. 제1항에 있어서, 상기 지연은 에일리어싱(aliasing) 성분들이 부가되게 하는 것인, 분수 샘플링 페이즈 오프셋 최적화 방법.
4. 제3항에 있어서, 상기 중앙국에서 양자화기(quantizer)가 이용되고, 상기 양자화기를 구동하는 클록은 8kHz로 설정되며, 상기 프로빙 신호의 주파수는 상기 클록 주파수의 반으로 설정되며, 상기 프로빙 신호의 페이즈들간의 페이즈 차이는 π/2인, 분수 샘플링 페이즈 오프셋 최적화 방법.
5. 제1항에 있어서, 상기 프로빙 신호의 페이즈는 상기 디지털 모뎀에서 감지되는, 분수 샘플링 페이즈 오프셋 최적화 방법.
6. 제1항에 있어서, 상기 PCM 모뎀 시스템은 시작 모드 동안에 초기화되고, 상기 프로빙 신호는 상기 시작 모드동안 송신되는, 분수 샘플링 페이즈 오프셋 최적화 방법.
7. 제 6 항에 있어서,

   상기 PCM 모뎀 시스템은 네트워크 클록을 가지며, 상기 아날로그 모뎀은 송신기를 네트워크 클록에 록킹하기 위해 루프-백 타이밍을 이용하며, 상기 프로빙신호는 루프-백 타이밍 로크후에 송신되는, 분수 샘플링 페이즈 오프셋 최적화 방법.
8. 제 1 항에 있어서,

   상기 지연은, 상기 입력 데이터 스트림을 아날로그 신호로 변환하는데 이용되는 디지털-아날로그 변환기를 구동하는 클록의 하드웨어 조정에 의해, 상기 아날로그 모뎀에서 수행되는, 분수 샘플링 페이즈 오프셋 최적화 방법.
9. 제 1 항에 있어서,

   상기 지연은 상기 입력 데이터 스트림의 보간에 의해 상기 아날로그 모뎀에서 수행되는, 분수 샘플링 페이즈 오프셋 최적화 방법.
10. 제 1 항에 있어서,

    상기 프로빙 신호는 각각 서로다른 페이즈를 갖는 적어도 두 개의 세그먼트들로 보내지는, 분수 샘플링 페이즈 오프셋 최적화 방법.
11. 제 10 항에 있어서,

    상기 프로빙 신호의 페이즈는 상기 두개의 프로빙 신호 세그먼트들을 수집하는 페이즈 검출기에 의해 검출되고, 상기 페이즈 검출기는 상기 검출된 프로빙 신호 세그먼트들중 한 세그먼트의 검출된 페이즈를 출력하는, 분수 샘플링 페이즈 오프셋 최적화 방법.
12. 제 1 항에 있어서,

    상기 중앙국의 양자화기의 아날로그-디지털 변환기는 원래의 신호가 에일리어싱된 신호인 디지털 신호를 발생시키는 나이키스트 레이트(Nyquist rate) 미만의 샘플링 주파수를 갖는, 분수 샘플링 페이즈 오프셋 최적화 방법.
13. 아날로그 모뎀과 디지털 모뎀사이의 양자화기에서 업스트림 방향으로 아날로그-디지털 변환기에 대해 이용되는 샘플링 클록을 제어할 능력이 없는, PCM 모뎀 시스템에서, 상기 아날로그 모뎀에서 상기 디지털 모뎀으로의 업스트림 방향으로 신호의 분수 페이즈 오프셋을 최적화하는 방법으로서,

    상기 아날로그 모뎀에서 상기 디지털 모뎀으로 멀티페이즈 프로빙 신호를 보내는 단계;

    상기 디지털 모뎀에서 상기 멀티페이즈 프로빙 신호의 페이즈들중 한 페이즈를 검출하는 단계;

    상기 아날로그-디지털 변환기의 분수 페이즈 오프셋이 최적이 되고 그에 의해 업스트림 데이터 레이트가 최적화되도록 상기 아날로그 모뎀으로부터 송신된 신호를 조정하기 위해 상기 아날로그 모뎀에 적용될 조정을 상기 검출된 페이즈로부터 유도하는 단계를 포함하는 분수 페이즈 오프셋 최적화 방법.
14. 제 13 항에 있어서,

    입력 데이터 스트림은 상기 아날로그 모뎀에 인가되며, 상기 아날로그 모뎀에서의 조정은 상기 분수 페이즈 오프셋을 최적화하는 양만큼 상기 입력 데이터 스트림을 지연시키는 것을 포함하는, 분수 페이즈 오프셋 최적화 방법.
15. 제 14 항에 있어서,

    상기 프로빙 신호는 각각 서로다른 페이즈를 갖는 세그먼트들로 보내지는 순수 톤을 포함하며, 상기 멀티페이즈 프로빙 신호의 페이즈들의 페이즈 차이는 π인, 분수 페이즈 오프셋 최적화 방법.
16. 제 15 항에 있어서,

    상기 PCM 모뎀 시스템은 네트워크 클록을 가지며, 상기 양자화기의 샘플링 클록은 네트워크 클록 주파수로 설정되고, 상기 프로빙 신호의 주파수는 상기 네트워크 클록 주파수의 반인, 분수 페이즈 오프셋 최적화 방법.