KR20030013441A

KR20030013441A - 메모리 제어기 허브

Info

Publication number: KR20030013441A
Application number: KR1020027017092A
Authority: KR
Inventors: 블로드게트카스; 러퍼데이비드; 화이트브라이언; 란젠도프브라이언; 데버토마스2세; 채플제임스
Original assignee: 인텔 코포레이션
Priority date: 2000-06-14
Filing date: 2001-05-25
Publication date: 2003-02-14
Also published as: CN1443322A; JP2004503859A; TW508501B; CN1443322B; EP1295199A1; WO2001097006A1; US6734862B1; AU2001265045A1; KR100501052B1

Abstract

본 발명에 따른 메모리 제어기 허브는, 시스템 메모리를 사용하여 그래픽 데이터를 저장하고 상기 시스템 메모리의 기능을 제어하는데 적합한 데이터 스트림 제어기와, 프로세서 인터페이스와, 시스템 메모리 인터페이스와, 상기 데이터 스트림 제어기에 결합되어 그래픽 데이터 상의 그래픽 동작을 수행하는데 적합한 그래픽 서브시스템과, 메모리 제어기 허브를 외부 그래픽 장치에 결합하는데 적합한 그래픽 포트를 포함하고 있다.

Description

메모리 제어기 허브{MEMORY CONTROLLER HUB}

마이크로 컴퓨터 시스템은 일반적으로 컴퓨터의 시스템 메모리, 중앙 처리 장치(CPU) 및 주변 장치 간의 데이터의 전송을 제어하고 조정하는 하나 이상의 메모리 제어기 허브를 포함하고 있다. 그래픽 애플리케이션은 주변 장치, 시스템 메모리 및 CPU 간의 데이터 전송을 위해 메모리 제어기 허브를 필요로 하는 그래픽 제어기로서 알려진 주변 장치에 의해 지원될 수 있다.

마이크로 컴퓨터 시스템과 관련된 설계에서는 2 차원(2D) 및 3 차원(3D)의 영상(이하에서는, 집합적으로 "그래픽"이라 칭함) 처리의 특성이 관심사이다. 고성능의 그래픽 처리에는 프로세서 집약적인 연산과 대량의 데이터의 고속 조작이 필요하다. 고성능의 그래픽 처리를 달성하면서 또한 최종 시스템의 비용을 감소시킴으로써 컴퓨터 시스템의 성능을 향상시키도록 하는 많은 설계가 구현되었다.

컴퓨터 시스템은 그래픽 제어기와 시스템 메모리 및/또는 CPU 간에 전송되어야만 하는 데이터량이 감소되도록 하기 위해, 그래픽 데이터를 저장하기 위한 로컬 메모리에 결합된 그래픽 제어기를 포함할 수 있다. 그래픽 제어기에 활용 가능한 로컬 메모리 용량을 증가시키는 경우에는 그래픽 성능을 개선시킬 뿐만 아니라 컴퓨터 시스템의 비용도 증가시키게 되는데, 그 이유는 로컬 그래픽 메모리가 비교적 고가이기 때문이다. 그러나, 예컨대 초고속 그래픽 포트(AGP)(Accelerated Graphic Port) 등과 같은 전용 버스가 그래픽 제어기를 메모리 제어기에 결합시키는데 사용되는 경우, 동일한 그래픽 성능을 달성하는데는 더 적은 로컬 메모리의 용량이 필요하다. AGP에 의해 그래픽 제어기가 시스템 메모리의 일부를 전용 로컬 그래픽 메모리로서 취급하도록 할 수 있고, 이 전용 로컬 그래픽 메모리는 필요한 로컬 메모리의 용량을 감소시키며 전체적인 시스템 비용을 낮출 수 있다.

또한, 컴퓨터 시스템의 비용은 주변의 그래픽 제어기를 제거하고 그 기능을 메모리 제어기 허브에 통합함으로써 감소될 수 있다. 상기 구성으로, 메모리 제어기 허브는 메모리 제어 및 전송 기능에 추가하여 그래픽 처리 기능을 수행하기 때문에 그래픽/메모리 제어기 허브(GMCH)로서 기술하는 것이 더욱 바람직하다. 또한, 메모리 제어기 허브는 그래픽 신호를 음극선관(CRT) 및 평면 모니터 등의 외부 장치에 전송하기 위한 하나 이상의 출력 포트를 포함하고 있다. 그래서, 로컬 그래픽 메모리는 제거될 수 있다.

본 발명은 메모리 제어기 허브에 관한 것이다.

도 1은 컴퓨터 시스템의 개략적인 블록도이다.

도 2는 그래픽 메모리 제어기 허브의 개략적인 블록도이다.

도 3은 그래픽 메모리 제어기 허브의 초고속 그래픽 포트(AGP) 인터페이스에 대한 개략적인 블록도이다.

도 4는 AGP 인라인 메모리 모듈(AIMM)에 결합된 그래픽 메모리 제어기 허브에 대한 개략적인 블록도이다.

도 5는 그래픽 메모리 제어기 허브의 로컬 메모리 인터페이스에 대한 개략적인 블록도이다.

도 6a 및 도 6b는 AGP 인터페이스 및 로컬 메모리 인터페이스를 통해 통신하는데 사용되는 신호에 대한 표이다.

도 7은 그래픽 메모리 제어기 허브의 내부 그래픽 성분에 대한 개략적인 블록도이다.

도 8은 그래픽 메모리 제어기 허브에 의해 사용되도록 AGP 모드 또는 그래픽 모드 중의 어느 하나의 모드를 선택하는 방법에 대한 흐름도이다.

1. 개요

본 발명의 일부 실시예에서, 메모리 제어기 허브는 내부 그래픽 제어기와 통합되고, AGP를 통해 외부 그래픽 장치와 접속될 수 있다. 메모리 제어기 허브는 그래픽 및 메모리 기능의 양쪽 모두를 제어하기 때문에, 그래픽/메모리 제어기 허브(GMCH)라 칭한다. 이 GMCH는 AGP 인터페이스를 통해 내부 그래픽 처리 및 확장형 그래픽 성능의 양쪽 모두를 제공한다.

GMCH는 2 개의 상호 배타적인 모드(AGP 모드, Gfx 모드) 중에서 어느 하나의 모드에 사용될 수 있다. AGP 모드인 경우에, GMCH는 그 성능을 이용하여 외부 그래픽 제어기와 접속하고 내부 그래픽 기능은 디스에이블된다. 또한, Gfx 모드인 경우에, GMCH는 그 내부 그래픽 성능을 이용하고, 외부 그래픽 제어기에 접속하는 능력은 디스에이블된다. Gfx 모드에서, GMCH는 AGP를 통해 로컬 메모리 모듈에 여전히 접속하여 내부 그래픽 기능을 위한 추가의 그래픽 메모리를 제공할 수 있다. GMCH가 AGP 모드 또는 Gfx 모드로 동작하는지의 여부는 자동적으로 결정되고 컴퓨터의 개시 시퀀스 중에 설정될 수 있다.

도 1은 GMCH가 구현될 수 있는 예시적인 컴퓨터 시스템(1)을 나타내고 있다. 컴퓨터 시스템(1)은 시스템 메모리 제어기 허브를 포함하는 GMCH(3)에 결합된 마이크로프로세서(2)(예컨대, 중앙 처리 장치("CPU"))를 포함하고 있다. GMCH(3)는 "칩세트" 또는 "코어 논리"로 칭할 수도 있다. GMCH(3)는 CPU(2)와 시스템 메모리(4) 사이, CPU(2)와 PCI(peripheral component interconnect) 또는 Hublink^TM버스(5) 등의 버스 사이의 인터페이스를 제공한다. 각종 입/출력(I/O) 장치(6)는 PCI 버스(5)에 결합되고, 이 PCI 버스(5)는 입/출력 제어기 허브(ICH)(11)를 통해 GMCH(3)에 결합된다. 컴퓨터 시스템(1)은 또한 로컬 메모리(8)에 결합된 그래픽 제어기일 수 있거나, GMCH(3)의 내부 그래픽 기능을 위한 외부 로컬 메모리를 제공하는 AGP 인라인 메모리 모듈(AIMM)일 수 있는 그래픽 장치(7)를 포함할 수 있다. 공유된 AGP/로컬 메모리 인터페이스(9)는 GMCH(3)와 그래픽 장치(7) 사이에 전용 인터페이스 버스를 제공한다. 그래픽 및 영상 신호는 그래픽 장치가 컴퓨터 시스템내에 존재하는 경우 그래픽 장치(7)로부터 디스플레이 장치(10)에 전송될 수 있고, 또는 그래픽 장치(7)가 존재하지 않는 경우 GMCH(3)로부터 디스플레이 장치(10)에 전송될 수 있다.

도 2는 AGP 인터페이스(21)에 결합된 CPU 인터페이스(20), 로컬 메모리 인터페이스(22), 입/출력(I/O) 허브 인터페이스(23) 및 시스템 메모리 인터페이스(24)를 포함하는 GMCH(3)에 대한 또 다른 세부 구성 요소를 나타내고 있다. 그래픽 기능은 내부 그래픽 구성 요소(25)에 의해 수행될 수 있고, 이 내부 그래픽 구성 요소는 시스템 메모리 인터페이스(24), CPU 인터페이스(20), I/O 허브 인터페이스(23), AGP 인터페이스(21) 및 로컬 메모리 인터페이스(22) 사이의 데이터 흐름을 관리하기 위해 데이터 스트림 및 전송 제어기(26)를 포함하고 있다.

AGP 인터페이스(21) 및 로컬 메모리 인터페이스(22)는 GMCH(3)가 전용 버스 인터페이스를 통해 외부 그래픽 장치(7)에 결합되도록 할 수 있다. AGP 인터페이스(21)는 GMCH(3)를 외부 그래픽 제어기(도시하지 않음)에 결합하고 로컬 메모리 인터페이스(22)는 내부 그래픽 제어기와 함께 사용하기 위해 GMCH(3)를 AIMM 카드(도시하지 않음)에 결합한다. AGP 인터페이스(21) 및 로컬 메모리 인터페이스(22)는 물리적인 인터페이스를 공유하지만, 인터페이스 전반의 통신 프로토콜 및 신호는 데이터 스트림 및 전송 제어기(26)를 AGP 그래픽 어댑터 또는 AIMM 카드에 결합하는데 사용되는지의 여부에 의존한다.

2. AGP 인터페이스

GMCH(3)의 AGP 인터페이스(21)는 그래픽 장치(7)와 시스템 메모리(4) 사이의 데이터 및 메모리 액세스 요구를 전송하기 위해 전용 버스를 제공하고 있다. 이 AGP 버스는 컴퓨터 시스템내의 그래픽 제어기에 대한 충분한 대역폭을 제공하여 예컨대, 게임 및 건축과 공학 시뮬레이션 등의 복잡한 3 차원 그래픽 및 완전 동영상애플리케이션을 실행시킬 수 있다. AGP는 미국 캘리포니아주 산타클라라에 소재한 인텔사에 의해 출시된 개정판 2.0의 초고속 그래픽 포트 인터페이스 사양(이하에서는 "AGP 사양이라 칭함")에 상세히 개시되어 있다. AGP 컴플라이언트 장치에 추가하여 PCI 컴플라이언트 장치는 AGP 인터페이스(21)를 통해 통신할 수 있다.

도 3은 GMCH(3)의 AGP 기능성을 나타내는 개략적인 블록도이다. AGP 트랜잭션은 데이터 전송 요구가 데이터 전송 자체로부터 일정 시간 후에 끊기는 경우 분리된 트랜잭션 방식으로 실행된다. AGP 컴플라이언트 그래픽 제어기(버스 마스터)(7a)는 액세스 요구를 갖는 트랜잭션을 개시한다. AGP 인터페이스(21)는 보다 이후의 시간에 대응하는 데이터 전송을 유도함으로써 요구에 응답하고, 데이터 전송의 발생을 대기하면서 AGP 그래픽 제어기(7a)가 복수의 액세스 요구를 파이프라이닝하도록 할 수 있다. 파이프라이닝의 결과, 복수의 판독 및/또는 기록 액세스 요구가 요구 대기 행렬(100)내에서 함께 존재할 수 있다. 액세스 요구는 AGP의 어드레스/데이터 버스(AD 버스)(105, 107)를 통해 파이프라이닝되거나 AGP(9)의 측파대 어드레스 라인(107)을 통해 전송될 수 있고 요구 대기 행렬(100)에 의해 수신될 수 있다.

스케줄러(102)는 요구 대기 행렬(100)내의 액세스 요구를 처리한다. 판독 데이터는 시스템 메모리(4)로부터 취득되고 AGP(9)의 AD 버스(105)와 판독 데이터 복귀 대기 행렬(104)을 통해 스케줄러(102)의 개시시에 복귀된다. 기록 데이터는 기록 데이터 대기 행렬(108)내의 공간이 활용 가능한 경우 스케줄러(102)의 방향으로 AGP 컴플라이언트 그래픽 제어기(7a)에 의해 제공된다. 그러므로, AGP 트랜잭션은일반적으로 끼워넣기된 액세스 요구와 데이터 전송을 포함하고 있다.

GMCH(3)는 AGP 컴플라이언트 그래픽 제어기(7a)의 기능을 GMCH에 접속된 다른 구성 요소와 통합하기 위해 분산형 조정 모델을 사용한다. 독립형 버스 및 인터페이스(예컨대, CPU 인터페이스(20), AGP 인터페이스(21), 로컬 메모리 인터페이스(22), I/O 허브 인터페이스(23) 및 시스템 메모리 인터페이스(24))와 분산형 조정으로 인하여 복수의 트랜잭션이 동시에 발행되도록 할 수 있다. 독립 조정형 버스 상의 트랜잭션이 공통의 자원을 위해 경쟁하지 않는 한, 트랜잭션은 병렬로 진행할 수 있다. 조정 알고리즘 및 조정 규칙은 특정한 에이전트 요구 사항을 이행하고, 예컨대 낮은 버스/자원 인수 대기 시간, 최적화된 순간 피크 대역폭, 또는 최적화된 지속 대역폭 등과 같은 시스템 성능에 있어서 상이한 특성을 선호할 수 있다.

AGP 인터페이스 조정자(106)는 외부 요구 신호(109), CPU 인터페이스(20)로부터의 내부 요구 신호(111) 및 스케줄러(102)로부터의 데이터 대기 행렬 상태 신호(113)를 검출한다. AGP 마스터(7a) 또는 GMCH(3)가 물리적인 인터페이스를 소유하는지의 여부의 결정과 함께, AGP 인터페이스 조정자(106)는 외부 그래픽 장치(7a)(AGP 마스터)에 인터페이스 신호를 소유하고 있는 동안에 실행될 수 있는 트랜잭션의 형태를 지시한다. 조정 핸드세이킹 및 AGP 신호의 기능은 AGP 사양으로서 더욱 상세히 기술된다. 스케줄러(102)로부터 AGP 인터페이스 조정자(106)에게 전송되는 기록 데이터의 상태 입력은 기록 버퍼(108)내의 공간이 활용 가능한 경우에 기록 액세스 요구로부터의 결과이다. 스케줄러(102)로부터 AGP 인터페이스 조정자(106)에게 전송되는 판독 데이터의 상태 입력은 메모리로부터 판독되고 AD 버스(105)를 통해 복귀되도록 판독 대기 행렬(104)내에서 활용 가능한 데이터로부터의 결과이다.

AGP 인터페이스 조정자(106)의 결정이 판독 버퍼(104) 및 기록 버퍼(108)의 상태에 의존하기 때문에, AGP 인터페이스 조정자는 스케줄러(102)와 결부되어 기능한다. 스케줄러(102)는 AGP 스누퍼블하지 않은(non-snoopable) 요구를 내부적으로 시스템 메모리 인터페이스(4)로 전송하고, AGP 인터페이스 조정자(106)로 하여금 보류 요구를 서비스하며 새로운 요구를 수용하는 우선 순위를 확인시킨다. 스케줄러(102)는 AGP 순서화 규칙에 따르고, 시스템 메모리 조정 논리(도시하지 않음)와 더불어 높은 우선 순위의 요구가 시스템내의 가장 높은 우선 순위의 이벤트로서 처리되도록 할 수 있다.

3. 로컬 메모리 인터페이스

도 4를 참조하면, GMCH(3)의 로컬 메모리 인터페이스(22)는 GMCH(3)의 내부 그래픽 구성 요소(25)와 로컬 그래픽 메모리(202) 사이의 그래픽 데이터를 전송하기 위해 32 비트 범위의 전용 SDRAM 채널을 제공한다. 또한, 로컬 메모리 인터페이스(22)는 상기 전송 제어 및 타이밍을 관리한다. 로컬 메모리 인터페이스(22)는 내부 그래픽 코어(25)와 분리되고 예컨대 100∼133 ㎒의 주파수로 인에이블될 수 있으며, 상기 주파수는 내부 그래픽 코어와 무관할 수 있다.

전술한 바와 같이, 하나의 인터페이스만이 임의의 소정 시간에 지원될 수 있지만, AGP 인터페이스(21) 및 로컬 메모리 인터페이스(22)는 물리적으로 공유하고,동일한 구성 요소의 핀이 양쪽 인터페이스에 사용된다. 공유된 인터페이스는 2 개의 독립 인터페이스를 지원하고 GMCH(3)와 로컬 그래픽 메모리(202)를 유지하는 카드가 4 개의 층에 연결되는 마더보드 설계의 경로 설정 제어를 용이하게 하는데 필요한 GMCH(3) 상의 핀의 수를 감소시킨다. 이것에 의해 GMCH의 비용과 보드의 비용을 감소시킬 수 있다. 인터페이스가 공유된 결과, 거의 모든 로컬 메모리 인터페이스 신호는 AGP 인터페이스(21) 상으로 매핑될 수 있다. GMCH(3)가 AGP 모드로 구성되는 경우, 공유된 인터페이스는 AGP 인터페이스(21)를 지원한다. GMCH(3)가 Gfx 모드로 구성되는 경우, 인터페이스는 로컬 메모리 인터페이스(22)가 되지만, 로컬 메모리는 선택적이고 SDRAM 장치는 로컬 메모리 인터페이스(22)에 연결될 필요가 없다.

로컬 메모리는 AGP 형상 인자에 일치하는 애드인(add-in) AIMM 카드(7b) 상에 존재할 수 있다. 사용자는 GMCH 시스템 내의 AGP 슬롯에 AGP 그래픽 카드(7a)를 삽입할 수 있어서, AGP 모드내의 시스템이 AGP 카드 상의 그래픽 기능을 이용하도록 할 수 있거나 AIMM 카드(7b)로 Gfx 모드내에서 가능한 한 가장 높은 내부 그래픽 성능을 갖도록 할 수 있다. 이와 달리, AGP 슬롯은 가장 저렴한 비용의 Gfx 모드 솔루션을 취득하기 위해 빈 상태로 유지될 수 있다. AIMM 카드(7b)는 컴퓨터 시스템의 마더보드 상의 표준 AGP 커넥터에 접속되지만, AGP/PCI 기능을 제공하지 않는 대신에 예를 들어, 하나의 2M x 32 SDRAM 장치 또는 2 개의 1M x 16 SDRAM 장치(202) 등의 그래픽 메모리를 포함하고 있다.

로컬 메모리 인터페이스는 100 ㎒ 및 133 ㎒의 주파수를 지원하기 때문에,스트랩(strap)은 어떠한 주파수를 선택할지를 결정하는데 이용될 수 있다. AIMM 카드(7b)는 마더보드 상의 AGP 슬롯에 접속되는 경우, 로컬 메모리 인터페이스(22)의 핀 중의 어느 하나의 핀 상의 적절한 동작 주파수를 GMCH(3)에 전달한다. 이 GMCH(3)는 리셋 처리 기간 중에 핀을 샘플링하지만, 이 핀 상의 값은 GMCH 구성 레지스터를 통해 소프트웨어에 의해 또한 무시될 수 있다.

현재의 SDRAM 기술은 AGP에 의해 지원되는 1.5 V 옵션 보다는 3.3 V 옵션의 논리를 사용하기 때문에, AIMM 카드(7b)는 3.3 V의 전원을 필요로 한다는 점을 나타내기 위해 로컬 메모리 인터페이스(22)의 핀 상의 신호를 세트한다. 또한, AIMM 카드에는 1.5 V 전용 커넥터에 삽입되는 것을 방지하기 위해서 로컬 메모리 인터페이스(22)에 1.5 V 키를 제공하지 않고 3.3 V 키만을 제공할 것이다.

도 5를 참조하면, 로컬 메모리 인터페이스(22)내의 판독 대기 행렬(304) 및 기록 대기 행렬(308)은 AGP 인터페이스(21)용의 판독/기록 대기 행렬과 유사하게 기능한다. 그러나, 대기 행렬(304, 308)은 추가의 로컬 메모리 데이터 경로를 처리하도록 약간 변경된다. 데이터는 AIMM 카드(7b)로부터 판독 데이터 대기 행렬(304)로 기록되고, 또한 AGP를 통해 로컬 메모리 인터페이스(22)내의 기록 데이터 대기 행렬(308)로부터 AIMM 카드(7b)에 기록된다. 스케줄러(302) 및 로컬 메모리 조정자(306)는 로컬 메모리 인터페이스(22)를 통과하는 데이터의 흐름을 제어하기 위해 함께 기능한다.

Gfx 모드에서, GMCH가 AGP 모드에서 동작하고 있는지의 여부를 나타내는데 이용되는 AGP 인터페이스(21)의 특정 핀 상의 신호는 3.3 V의 로컬 메모리데이터(LMD)의 입력을 샘플링하기 위한 기준 전압으로서 여전히 기능적으로 유지될 것이다. 핀 상의 전압 레벨은 AGP 모드에서 사용되는 레벨과 동일하다.

4. AGP 및 로컬 메모리 신호

핀 매핑의 지정은 AIMM 카드의 레이아웃을 최적화하는 최우선 목적으로 이루어질 수 있다. 표준 AGP 커넥터 상에 존재하는 AGP 신호는 핀 매핑을 위한 기준으로서 작용하지만, 스트로브 및 임의의 오픈-드레인 신호 등과 같은 특정 형태의 AGP 신호는 생략될 수 있다. 또한, 표준 AGP 커넥터 상에 존재하는 일부의 신호는 GMCH의 AGP 인터페이스 상에 존재하지 않아서, LM 신호용으로 사용되지 않는다. AGP 신호 및 LM 신호에 대한 핀 매핑의 지정은 도 6a 및 도 6b에 나타낸 표로 목록화된다.

AGP 어드레싱 신호는 PIPE# 및 SBA 신호를 포함하고 있다. PIPE#는 마스터(즉, 그래픽 제어기)로부터 파이프라인 판독을 트리거하는 GMCH(3)로 유지된 3 상태 신호이다. 이 PIPE#는 완전한 폭의 어드레스가 타겟에 의해 대기 행렬 상태에 있다는 것을 나타내기 위해 현재의 마스터에 의해 선언된다. 마스터는 PIPE#이 선언되는 동안에 상승 클록 에지마다 하나의 요구를 대기 행렬 상태에 둔다. PIPE#이 해제되는 경우, 어떠한 새로운 요구도 AD 버스를 통해 대기 행렬 상태에 있지 않다. SBA 신호는 측파대 버스 (107)를 통해 전송된 측파대 어드레스 신호이고, AGP 마스터로부터의 어드레스 및 명령 신호를 GMCH(3)에 통과시키는데 사용된다.

파이프라인 판독 및 측파대 어드레싱은 AGP 마스터로부터의 요구를 대기 행렬 상태에 두는데 이용되는 2 개의 상호 배타적인 메커니즘이다. PIPE#이 어드레스를 대기 행렬 상태에 두는데 이용되는 경우, 마스터는 측파대 버스(107)를 이용하여 어드레스를 대기 행렬 상태에 둘 수 없다. 구성 시간 동안에, 마스터가 어떠한 메커니즘을 이용할 수 있다고 나타내는 경우, 구성 소프트웨어는 어떠한 구성을 마스터가 이용할 것인지를 나타낼 것이다. 마스터는 또 다른 모드를 사용하기 위해 리셋되고 재프로그래밍될 때까지 선택된 메커니즘을 이용할 것이다. 장치가 리셋된이후에 최초 구성되는 경우에만 모드의 변경이 극적으로 발생하지는 않는다.

AGP 흐름 제어 신호는 RBF#, WBF# 및 ST 신호를 포함하고 있다. RBF#(판독 버퍼 풀 신호)는 마스터가 이전에 요구된 낮은 우선 순위의 판독 데이터를 수용할 준비가 되어 있는 경우를 나타낸다. RBF#는 사이클의 개시시에만 샘플링되고, 선언되는 경우 GMCH(3)는 낮은 우선 순위의 판독 데이터를 제1 블록 상의 AGP 마스터에 복귀되도록 허용되지 않는다. WBF#(기록 버퍼 풀 신호)는 마스터가 GMCH(3)로부터 고속 기록 데이터를 수용할 준비가 되어 있는 경우를 나타낸다. WBF#는 사이클의 개시시에만 샘플링되고, 선언되는 경우 GMCH(3)는 고속 기록 데이터를 AGP 마스터에 구동하도록 허용되지 않는다. ST 신호는 AGP 인터페이스 조정자(106)로부터의 상태 정보를 AGP 마스터에 제공한다. 이 ST 신호는 이전에 요구된 낮거나 또는 높은 우선 순위의 판독 데이터가 마스터에 복귀된다는 것, 상기 마스터가 이전의 대기 행렬의 기록 명령에 대한 낮거나 또는 높은 우선 순위의 기록 데이터를 제공한다는 것, 또는 상기 마스터가 버스 트랜잭션을 개시하도록 허용된다는 것을 나타내는데 이용될 수 있다. ST 신호는 항상 GMCH(3)로부터의 출력이고 AGP 마스터에 대한 입력이다.

AGP frame# (PCI) 신호는 FRAME#, IRDY#, TRDY#, STOP#, DEVSEL#, REQ#, GNT#, AD, C/BE 및 PAR 신호를 포함하고, PCI 구성 요소 사양 2.1로 규정된 PCI 신호에 기초하지만, AGP 트랜잭션을 실행하는데 이용되는 경우 재규정된다.

FRAME#는 데이터 전송 트랜잭션의 개시 및 지속 시간을 나타내기 위해 고속기록 중에 GMCH(3)에 의해 선언된다. REQ#는 PCI 또는 AGP 요구를 개시하기 위해 버스에 대한 액세스 요구에 이용된다. 고속 기록 트랜잭션 동안에, IRDY#는 AGP 마스터가 현재의 트랜잭션 동안에 모든 기록 데이터를 제공할 준비가 되어 있다는 것을 나타내기 위해 GMCH(3)에 의해 구동된다. 일단 IRDY#가 기록 동작 중에 선언되면, 마스터는 대기 상태를 삽입하도록 허용되지 않는다. 판독을 위한 IRDY#의 선언은 마스터가 기록 데이터를 전송할 준비가 되어 있다는 것을 나타낸다. 마스터는 32 바이트의 데이터 블록의 전송 간의 대기 상태를 삽입할 수 있지만, 전송 중에는 삽입할 수 없다. GMCH(3)는 데이터 블록간의 대기 상태를 삽입하기 위해 IRDY#를 해제한다. TRDY#는 AGP 마스터가 판독 데이터의 후속 블록을 전송할 수 있는 지의 여부 및 전송 시점을 나타내기 위해 고속 기록 트랜잭션 중에 AGP 마스터에 의해 사용된다. 타겟은 복수의 블록이 전송되는 경우 32 바이트의 데이터 블록 전송간의 대기 상태를 삽입하도록 허용된다. STOP#는 신호의 분리 또는 타겟 중지 종료를 나타내는데 이용된다. DEVSEL#은 트랜잭션이 블록 전송 중에 종료될 수 없다는 것을 나타내는데 이용된다. REQ#는 AGP 또는 PCI 트랜잭션을 개시하기 위해 액세스를 AGP 버스에 요구하기 위해 AGP 인터페이스 조정자(106)에 입력된다. GNT#는 판독 데이터가 판독 데이터의 복귀 대기 행렬(104)내에 보류중이거나 또는 기록 명령이수신되고 공간이 기록 데이터 대기 행렬(108)내에서 활용 가능한 경우 선언된다. GNT#는 AGP 인터페이스 조정자(106)에 대한 활성 입력이 존재하지 않는 경우에 해제된다. AD 신호는 AD 버스(105, 107)를 통해 전송되는 어드레스 및 데이터 신호이고 AGP 마스터로부터의 어드레스 및 명령 신호를 GMCH(3)에 통과시키는데 이용된다. C/BE(명령/바이트 인에이블) 신호는 요구가 파이프라이닝 전송 중에 대기 행렬 상태에 있는 경우 명령 정보를 제공하고, AGP 기록 트랜잭션 중에 바이트 정보를 제공한다. C/BE 신호는 판독 데이터의 복귀 중에는 이용되지 않는다. PAR은 PCI 트랜잭션에 이용되는 패리티 신호이지만, AGP 버스를 통해 실행되는 AGP 트랜잭션에는 사용되지 않는다.

AGP 클록 및 여러가지의 신호들은 AD_STB, SB_STB, TYPEDET#, RST#, PME# 및 USB 신호를 포함하고 있다. AD_STB(AD 버스 스트로브)는 AD 버스(105) 상에서 AD 신호 및 C/BE 신호로서 전송되는 2x 클록 데이터 및 4x 클록 데이터에 대한 타이밍을 제공한다. SB_STB(측파대 스트로브)는 SB 버스(107) 상에서 SBA 신호로서 전송되는 2x 클록 데이터 및 4x 클록 데이터에 대한 타이밍을 제공한다. TYPEDET#는 AGP 인터페이스에 접속되는 경우 AIMM 카드와 함께 어떠한 종류의 논리 신호가 이용되는지를 나타내는데 이용된다. 현재의 SDRAM 기술이 AGP에 의해서 또한 지원되는 1.5 V 옵션보다는 항상 3.3 V 옵션을 이용하기 때문에, AIMM 카드는 3.3 V의 전원(접지되지 않음)을 필요로 한다는 것을 나타내기 위해서 정확하게 TYPEDET# 신호를 설정해야 할 것이다(개방은 3.3 V를 나타내고 접지는 1.5 V를 나타냄). 또한, AIMM 카드는 1.5 V 키가 아닌 3.3 V 키만을 가져서 1.5 V 전용 커넥터에 삽입되는것을 방지해야 할 것이다. RST#는 ICH(11)로부터 수신되고, MCH내의 AGP 인터페이스 논리를 리셋하는데 이용된다. PME#(power management event)는 장치를 중지 상태로부터 가동시키기 위해 사용된다. USB 신호는 보편적인 직렬 버스 신호이다.

로컬 메모리 신호는 MA, MD, DQM, CS#, RAS#, CAS#, WE#, FREQ_SEL 및 TLCK를 포함하고 있다. MA(메모리 어드레스) 신호는 GMCH(3)로부터의 다중화된 로우 및 칼럼 어드레스를 로컬 메모리(200)에 제공한다. MD(메모리 데이터) 신호는 로컬 메모리 데이터 버스와 연결하는데 이용된다. DQM 신호는 메모리 어레이를 제어하고 판독 사이클 동안에는 동기화된 출력 인에이블 신호로서 작용하고 기록 사이클 동안에는 바이트 인에이블 신호로서 작용한다. CS#(칩세트 선택) 신호는 선언되는 경우 로컬 메모리 SDRAM 구성 요소를 선택하고, 유효 SDRAM 명령이 나타나는 경우를 나타낸다. RAS# 및 CAS#는 각각 로우 어드레스 스트로브 및 칼럼 어드레스 스트로브 신호이다. WE#(기록 인에이블) 신호는 로컬 메모리(200)로의 기록 동안에 선언된다. FREQ_SEL은 로컬 메모리(200)가 100 ㎒ 또는 133 ㎒에서 실행되는지를 나타낸다. TCLK는 로컬 메모리(200)로 전송되는 클록 신호이다.

5. 내부 그래픽 서브시스템

도 7을 참조하면, GMCH(3)의 내부 그래픽 구성 요소(25)에 대한 추가적인 세부 사항이 도시되어 있다. GMCH(3) 및 내부 그래픽 구성 요소(25)는 시스템 메모리 인터페이스(24) 또는 로컬 메모리 인터페이스(22)를 통해 CPU(2), 시스템 메모리(4) 및 AIMM 카드(200)로부터 기하학, 텍스쳐 및 프레임 버퍼 데이터를 검색한다. 내부 그래픽 구성 요소(25)는 또한 최근에 사용된 텍스쳐 데이터의 빈번한메모리 인출을 방지하기 위해 캐시(34)를 포함하고 있다.

오버레이 스트림 제어기(OSC)(402), 디스플레이 스트림 제어기(DSC)(404) 및 명령 스트림 제어기(CSC)(406)는 시스템 메모리 인터페이스(24)와 통신하는 에이전트 사이의 데이터의 요구 및 데이터 흐름을 관리한다. 스트림 제어기는 요구 일관성을 유지하고, 데이터의 제한된 버퍼링을 수행하며, 데이터의 포맷에 기초하여 절대적인 메모리 어드레스 사이와의 어드레스 변환을 수행한다.

3 차원의 파이프라이닝 서브시스템(30)은 3 차원의 렌더링 가속화를 수행한다. 텍스처 맵은 시스템 메모리 인터페이스(24)에 로딩된 후, 시스템 메모리 인터페이스(24)와 데이터 스트림 및 전송 제어기(26)를 통해 3 차원의 파이프라이닝 서브시스템(30)으로 판독된다. 그후, 3 차원의 파이프라이닝 서브시스템(30)은 예컨대, 색상, 알파, 제트-깊이(z-depth), 안개, 텍스처 좌표 등의 다각형 내의 임의의 픽셀로 데이터를 삽입하는데 사용될 수 있는 기울기로 퍼-볼텍스(per-vertex) 데이터를 전환한다. 다각형으로 커버된 픽셀은 3 차원의 파이프라이닝 서브시스템(30)으로 식별된 후, 픽셀당 텍스처 어드레스를 계산한다.

분리 엔진(31)은 데이터(분리됨)의 블록 전송을 위한 하드웨어 가속을 제공한다. 분리 엔진(31)은 시스템 메모리(4)로부터의 데이터의 소스 블록을 복사할 능력을 제공하고, 내부 그래픽 구성 요소(25)내의 데이터 상의 동작(예컨대, 래스터 동작)을 수행한다. 분리 엔진(31)은 예컨대, 애니메이션, 스크롤링 및 그래픽 사용자 인터페이스(GUI) 내의 이동 화면 등의 디스플레이 장치 상에 이동 대상의 표시를 촉진한다. 예컨대, 텍스트는 분리 엔진(31)에 의해 인접 블록으로서 모든 라인상의 모든 문자를 처리하기 보다는 표시 윈도우의 다음 부분에 복사되는 경우에 보다 고속으로 스크롤링된다.

필터 블록(410)은 예컨대 움직임 보정, 텍스처 필터링, 오버레이 및 stretchblt 엔진 등과 같은 복수의 기능 엔진 사이에 공유된다. stretchblt 엔진은 소스 데이터를 소스 투명성을 갖고서 동일한 크기일 필요가 없는 수신지로 이동시키는데 이용된다.

GMCH(3)의 영상 출력 서브섹션은 제1 디스플레이 엔진(27), 오버레이 엔진(28) 및 커서 엔진(29)을 포함하고, 이 모두는 디스플레이 디지털/아날로그 변환기(DAC)(32)에 입력된다. DAC(32)는 아날로그 출력을 디스플레이 장치에 제공한다. 영상 동조 및 타이밍은 프로그램 가능하고 내부적으로 GMCH(3)에 생성된다. 오버레이 엔진(28)은 완전 동영상 영상 스트림을 프레임 버퍼 데이터에 결합시킬 능력을 제공한다. 동영상 데이터는 프레임 버퍼 데이터에 결합되기 이전에 수평 및 수직으로 기준화될 수 있다. 디스플레이 커서는 또한 이러한 서브섹션내의 디스플레이 스트림과 통합된다. 영상 디스플레이 섹션은 320 x 200 픽셀에서 1600 x 1200 픽셀 까지의 디스플레이 해상도를 지원하고, 영상 데이터 상에서 감마 보정을 수행할 수 있다. 그래픽 데이터는 또한 디지털 영상 출력 포트(33)를 통해 출력된 후, 평면 또는 텔레비전 디스플레이 장치를 구동시키도록 처리된다.

내부 그래픽 구성 요소(25)의 영상 포착 서브섹션(420)은 디지털 영상의 영상 포착을 제공한다. 이 영상 포착 엔진은 YUV 포맷의 데이터를 포착할 수 있다. 이러한 데이터를 로컬 메모리에 입력하고, 영상 디스플레이 제어기는 오버레이 출력을 위해 이러한 데이터를 직접 이용할 수 있고, 또한 애플리케이션은 그것으로부터 텍스처 맵을 발생할 목적으로 이러한 데이터에 대한 포인터를 수신할 수 있다.

6. 개시시에 AGP 모드와 Gfx 모드 사이의 선택

도 8을 참조하면, 컴퓨터 시스템이 리셋되는 경우, 외부 그래픽 제어기 또는 AIMM 카드는 공유된 AGP/로컬 메모리 인터페이스에 접속되는지의 여부를 자동으로 검출하여 적절한 그래픽 모드로 컴퓨터를 초기화한다.

컴퓨터 시스템(1)은 전원이 공급되는 경우에 리셋(500)되고, 사용자에 의해 리셋되거나, 또는 컴퓨터 시스템에 의해 자동으로 리셋될 수 있다. 초기의 전원 온시의 자체 시험(POST)(502) 기간 동안에, 시스템의 기본적인 입출력 시스템(BIOS)은 시스템 메모리의 검출 및 하드웨어와 소프트웨어의 기본적인 초기화를 포함하는 컴퓨터 시스템의 하드웨어 및 소프트웨어의 각종 시험을 수행한다. 상기 POST의 기간 동안에, BIOS는 AGP 그래픽 제어기가 PCI 버스에 대한 구성 판독을 실행함으로써 AGP 슬롯(504)으로 접속되는지의 여부를 시험한다.

AGP 호환성 제어기가 존재하는 경우, 시스템 BIOS에 의해 검출되고 컴퓨터 시스템에 대한 그래픽 제어기로서 작용한다. 컴퓨터 시스템은 AGP 모드(510)로 초기화되고, AGP/Gfx 선택 비트는 시스템에 대한 이 사실을 추적하기 위해 구성 레지스터 내에서 0으로 설정된다. 내부 그래픽에 대한 추가의 초기화가 발생될 필요는 없다.

AGP 호환성 제어기가 위치하지 않은 경우, 컴퓨터 시스템은 내부 그래픽을 사용하기 위해 Gfx 모드(520)로 동작하도록 초기화되고, AGP/Gfx 선택 비트는 1로설정된다. Gfx 모드가 선택된 후, BIOS는 AIMM 카드의 존재 여부에 대해 시험한다(522). AIMM 카드가 존재하지 않는 경우, 컴퓨터 시스템은 시스템 메모리(526)와의 내부 그래픽을 사용하도록 초기화된다. AIMM 카드가 검출되는 경우, 로컬 메모리 인터페이스의 동작 주파수(100 ㎒, 133 ㎒)는 로컬 메모리 인터페이스의 핀 상의 신호를 샘플링함으로써 결정된다. 칼럼 어드레스 스트로브 대기 시간 및 로우 어드레스 스트로브 프리차지 사이클 등과 같은 메모리 타이밍의 옵션은 시스템 BIOS에 의해 경험적으로 결정된다. BIOS는 저속의 타이밍으로 프로그래밍함으로써 개시된 후, 메모리 기능을 시험한다. 그후, BIOS는 데이터 불일치가 메모리의 기능 시험 중에 발행될 때까지 점차적으로 고속의 타이밍으로 설정하도록 시도한다. 기능을 손상시키지 않고서 성능을 최적화하는 설정이 선택된다.

본 발명의 또 다른 구현은 청구의 범위의 기술적 사상 및 범주 내에서 존재한다.

Claims

메모리 제어기 허브에 있어서,

시스템 메모리를 사용하여 그래픽 데이터를 저장하고 상기 시스템 메모리의 기능을 제어하는데 적합한 데이터 스트림 제어기와;

프로세서 인터페이스와;

시스템 메모리 인터페이스와;

상기 데이터 스트림 제어기에 결합되어 그래픽 데이터 상의 그래픽 동작을 수행하는데 적합한 그래픽 서브시스템과;

상기 메모리 제어기 허브를 외부 그래픽 장치에 결합하는데 적합한 그래픽 포트

를 포함하는 것을 특징으로 하는 메모리 제어기 허브.
제1항에 있어서, 상기 그래픽 서브시스템에 결합되고 상기 메모리 제어기 허브로부터 영상 신호를 출력하는데 적합한 영상 출력 포트를 더 포함하는 것인 메모리 제어기 허브.
제2항에 있어서, 상기 영상 출력 포트는 영상 신호를 디스플레이 장치에 직접 제공하는데 적합한 것인 메모리 제어기 허브.
제2항에 있어서, 상기 영상 출력 포트는 아날로그 영상 출력 포트를 포함하는 것인 메모리 제어기 허브.
제2항에 있어서, 상기 영상 출력 포트는 디지털 영상 출력 포트를 포함하는 것인 메모리 제어기 허브.
제2항에 있어서, 상기 영상 출력 포트는 아날로그 영상 출력 포트 및 디지털 영상 출력 포트를 포함하는 것인 메모리 제어기 허브.
제1항에 있어서, 상기 그래픽 포트는 상기 메모리 제어기 허브를 전용 버스 인터페이스를 통해 상기 외부 그래픽 장치에 결합하는데 적합한 것인 메모리 제어기 허브.
제7항에 있어서, 상기 전용 버스 인터페이스는 초고속 그래픽 포트(AGP; accelerated graphics port)를 포함하는 것인 메모리 제어기 허브.
제7항에 있어서, 상기 외부 그래픽 장치는 AGP 인라인 메모리 모듈을 포함하는 것인 메모리 제어기 허브.
제9항에 있어서, 상기 그래픽 포트는 상기 데이터 스트림 제어기 및 상기 전용 버스 인터페이스를 통해 상기 시스템 메모리와 상기 AGP 인라인 메모리 모듈 사이의 그래픽 데이터를 전송하는데 적합한 것인 메모리 제어기 허브.
제7항에 있어서, 상기 외부 그래픽 장치는 그래픽 제어기를 포함하는 것인 메모리 제어기 허브.
제11항에 있어서, 상기 그래픽 포트는 상기 데이터 스트림 제어기 및 상기 전용 버스 인터페이스를 통해 상기 시스템 메모리와 상기 그래픽 제어기 사이의 그래픽 데이터를 전송하는데 적합한 것인 메모리 제어기 허브.
제11항에 있어서, 상기 그래픽 제어기는 영상 신호를 디스플레이 장치에 제공하는데 적합한 것인 메모리 제어기 허브.
컴퓨터 시스템에 있어서,

CPU와;

디스플레이 장치와;

영상 데이터 및 비영상 데이터를 저장하는데 적합한 시스템 메모리와;

상기 CPU 및 상기 시스템 메모리에 결합되고 메모리 제어 및 그래픽 기능을 수행하는데 적합한 메모리 제어기 허브

를 포함하고,

상기 메모리 제어기 허브는,

영상 신호를 디스플레이 장치에 제공하기 위한 영상 출력 포트와;

상기 메모리 제어기 허브를 외부 그래픽 장치에 결합하기 위한 그래픽 포트를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
제14항에 있어서, 상기 영상 출력 포트는 영상 신호를 상기 디스플레이 장치에 직접 제공하는데 적합한 것인 컴퓨터 시스템.
제14항에 있어서, 상기 영상 출력 포트는 아날로그 영상 출력 포트를 포함하는 것인 컴퓨터 시스템.
제14항에 있어서, 상기 영상 출력 포트는 디지털 영상 출력 포트를 포함하는 것인 컴퓨터 시스템.
제14항에 있어서, 상기 영상 출력 포트는 아날로그 영상 출력 포트 및 디지털 영상 출력 포트를 포함하는 것인 컴퓨터 시스템.
제14항에 있어서, 상기 메모리 제어기 허브를 외부 그래픽 장치에 결합하기 위해 상기 그래픽 포트에 결합된 전용 버스 인터페이스를 더 포함하는 것인 컴퓨터 시스템.
제19항에 있어서, 상기 전용 버스 인터페이스는 초고속 그래픽 포트(AGP)를 포함하는 것인 컴퓨터 시스템.
제19항에 있어서, 상기 외부 그래픽 장치는 AGP 인라인 메모리 모듈을 포함하는 것인 컴퓨터 시스템.
제21항에 있어서, 상기 그래픽 포트는 상기 메모리 제어기 허브 및 상기 전용 버스 인터페이스를 통해 상기 시스템 메모리 및 상기 AGP 인라인 메모리 모듈 사이의 그래픽 데이터를 전송하는데 적합한 것인 컴퓨터 시스템.
제19항에 있어서, 상기 외부 그래픽 장치는 그래픽 코프로세서를 포함하는 것인 컴퓨터 시스템.
제21항에 있어서, 상기 그래픽 포트는 상기 메모리 제어기 허브 및 상기 전용 버스 인터페이스를 통해 상기 시스템 메모리 및 상기 그래픽 코프로세서 사이의 그래픽 데이터를 전송하는데 적합한 것인 컴퓨터 시스템.
제21항에 있어서, 상기 그래픽 코프로세서는 영상 신호를 상기 디스플레이 장치에 제공하는데 적합한 것인 컴퓨터 시스템.
제14항에 있어서, 상기 그래픽 포트가 외부 그래픽 장치에 결합되는지의 여부를 결정하기 위한 엔진을 더 포함하는 것인 컴퓨터 시스템.
제24항에 있어서, 상기 엔진은 외부 그래픽 장치가 부트업 시간에 그래픽 포트에 결합되는 경우 그래픽 데이터의 처리를 제어하기 위해 외부 그래픽 장치를 작동시키기 위한 신호를 생성하는데 적합하고, 외부 그래픽 장치가 부트업 시간에 상기 그래픽 포트에 결합되지 않는 경우 그래픽 데이터의 처리를 제어하기 위해 메모리 제어기 허브를 작동시키기 위한 신호를 생성하는데 적합한 것인 컴퓨터 시스템.
컴퓨터 시스템의 메모리 제어기 허브에 결합된 외부 그래픽 장치가 상기 컴퓨터 시스템의 버스에 결합되도록 결정되는 경우에는 상기 외부 그래픽 장치를 작동시켜서 디스플레이 장치를 제어하고, 컴퓨터 시스템의 메모리 제어기 허브에 결합된 외부 그래픽 장치가 상기 컴퓨터 시스템의 버스에 결합되지 않도록 결정되는 경우에는 상기 메모리 제어기 허브 내의 그래픽 엔진을 작동시켜서 상기 디스플레이 장치를 제어하는 방법.
제28항에 있어서, 상기 컴퓨터 시스템이 리셋되는 경우에 수행되는 것인 방법.