KR20030005862A - 저온소성 세라믹 기판 패키지 및 그 제조 방법 - Google Patents
저온소성 세라믹 기판 패키지 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20030005862A KR20030005862A KR1020010041321A KR20010041321A KR20030005862A KR 20030005862 A KR20030005862 A KR 20030005862A KR 1020010041321 A KR1020010041321 A KR 1020010041321A KR 20010041321 A KR20010041321 A KR 20010041321A KR 20030005862 A KR20030005862 A KR 20030005862A
- Authority
- KR
- South Korea
- Prior art keywords
- ceramic substrate
- substrate
- low
- insulating layer
- bonding
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
Abstract
본 발명은 전기적 쇼트를 방지할 수 있는 새로운 구조의 저온소성 세라믹 기판 패키지 구조 및 그 제조 방법에 관한 것으로, 본 발명에서는 금속 기판과 금속 기판 상에 적층된 세라믹 기판을 갖는 저온소성 세라믹 기판; 세라믹 기판에 접착 형성되는 제 1 절연층 및, 금속 기판에 접착 형성되는 제 2 절연층; 제 2 절연층에 접착 형성되는 글라스 기판; 제 1 절연층의 표면에 접속되는 제 1 접합부와 글라스 기판의 표면에 접속되는 제 2 접합부를 포함하며, 각 접합부는 저온소성 세라믹 기판의 일 측면과 소정 거리만큼 이격된 위치에서 리드 바에 결합되어 일체형으로 형성되는 리드; 제 1 절연층들과 제 1 접합부, 그리고 글라스 기판과 제 2 접합부가 연결되는 각각의 영역에 형성되어 각 접합부의 결합 강도를 강화시키는 제 1 및 제 2 솔더부를 포함하는 저온소성 세라믹 기판 패키지를 제공한다. 이러한 본 발명에 따르면, 기계적 강도를 보다 더 강화된 저온소성 세라믹 패키지 구조를 제공할 수 있는 효과가 있으며, 리드와 금속 기판간의 전기적 쇼트를 방지할 수 있는 저온소성 세라믹 패키지 구조를 제공할 수 있는 효과가 있다.
Description
본 발명은 광모듈용 저온소성 세라믹 기판(Low Temperature Co-fired Ceramic substrate : LTCC) 패키지 구조에 관한 것으로, 보다 상세하게는 전기적인 쇼트(short)를 방지할 수 있는 새로운 구조의 저온소성 세라믹 기판 패키지 및 그 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 산업의 급속한 발달로 인해 점차 반도체의 고집적화 및 고용량화, 다기능화가 실현되고 있으며, 그로 인해 인쇄회로 기판에 반도체 패키지를 실장하는 기술 또한 점차 고도화되고 있다. 이와 관련하여 인쇄회로 기판에 실장되는 반도체 패키지도 종래의 삽입형 패키지에서 최근에는 표면 실장형으로 변화되고 있는 추세이다.
이에 대해 상세히 설명하면, 종래의 삽입형 반도체 패키지중 하나는 듀얼 인 라인 패키지(Dual In-line Package : DIP)로서 반도체 패키지 외부로 돌출한 외부 리드(lead)가 인쇄회로 기판의 접합 홀(hole)에 삽입되어 실장된다.
표면 실장형 반도체 패키지는 외부 리드가 인쇄회로 기판의 랜드 패드(land pad) 상에 접합되어 실장되는 형태로서, SOP(Small Out-line Package), SOJ(Small Out-line J-bend package) 및 QFP(Quad Flat Package) 등을 들 수 있다. 이러한 표면 실장형 반도체 패키지는 경박단소화(輕薄短小化)에 유리하고 제조 시간이 상대적으로 단축되며 자동화 등에 유리한 장점이 있는 반면, 삽입 실장형에 비해 칩을감싸고 있는 에폭시 수지의 균열이 발생되는 단점도 있다.
도 1은 종래의 일반적인 저온소성 세라믹 기판 패키지 구조를 도시한 도면으로서, 세라믹 기판(11) 및 금속 기판(12)으로 구성된 저온소성 세라믹 기판(10), 제 1 및 제 2 절연층(21, 22), 에폭시층(45), 리드(50), 산화막(55)을 포함한다.
도 1을 참조하면, 종래의 저온소성 세라믹 기판 패키지는 소정의 저온소성 세라믹 기판(10)에 각각의 절연층(21, 22)을 형성하고, 각 절연층(21, 22)에 리드(50)를 연결하여 이 리드(50)의 결합 강도를 강화시키기 위하여 에폭시층(45)을 형성한다.
그리고, 리드(50)와 저온소성 세라믹 기판(10)의 금속 기판(12)간의 전기적 쇼트를 방지하기 위하여 동도면에 도시된 바와 같이 산화막(55)을 형성한다.
그러나, 이러한 종래의 저온소성 세라믹 기판 패키지 구조에서는 상술한 산화막(55)이 손상되어 전기적 쇼트(short)가 빈번히 발생되는 문제점이 있으며, 산화막(55)이 손상되지 않은 상태에서도 고압의 전류에 대한 내압이 약해 전기적 쇼트가 발생되는 문제점이 있다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 전기적 쇼트를 방지할 수 있는 새로운 구조의 저온소성 세라믹 기판 패키지 구조 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 관점에 따른 본 발명은,
저온소성 세라믹 기판 패키지에 있어서, 금속 기판과 상기 금속 기판 상에적층된 세라믹 기판을 갖는 저온소성 세라믹 기판; 상기 세라믹 기판에 접착 형성되는 제 1 절연층 및, 상기 금속 기판에 접착 형성되는 제 2 절연층; 상기 제 2 절연층에 접착 형성되는 글라스 기판; 상기 제 1 절연층의 표면에 접속되는 제 1 접합부와 상기 글라스 기판의 표면에 접속되는 제 2 접합부를 포함하며, 상기 각 접합부는 상기 저온소성 세라믹 기판의 일 측면과 소정 거리만큼 이격된 위치에서 리드 바에 결합되어 일체형으로 형성되는 리드; 상기 제 1 절연층들과 상기 제 1 접합부, 그리고 상기 글라스 기판과 상기 제 2 접합부가 연결되는 각각의 영역에 형성되어 상기 각 접합부의 결합 강도를 강화시키는 제 1 및 제 2 솔더부를 포함하는 저온소성 세라믹 기판 패키지를 제공한다.
상기 목적을 달성하기 위한 다른 관점에 따른 본 발명은,
저온소성 세라믹 기판 패키지의 제조 방법에 있어서, 세라믹 기판에 제 1 절연층을 형성하는 단계; 금속 기판의 표면에는 제 2 절연층을 형성하는 단계; 상기 제 2 절연층의 표면에 글라스 기판을 형성하는 단계; 상기 세라믹 기판과 금속 기판을 접합하여 저온소성 세라믹 기판을 형성하는 단계; 리드의 제 1 접합부를 상기 세라믹 기판에 연결하고 상기 리드의 제 2 접합부를 상기 글라스 기판에 연결하며, 상기 각 접합부를 상기 저온소성 세라믹 기판의 일 측면으로부터 소정 거리만큼 이격된 위치에서 접합하여 상기 리드를 형성하는 단계; 상기 리드가 연결된 상기 저온소성 세라믹 기판을 은 또는 납이 용융된 납조에 디핑하여 상기 제 1 절연층과 상기 제 1 접합부가 연결된 부분에 제 1 솔더부를 형성하고, 상기 글라스 기판과 상기 제 2 접합부가 연결된 부분에 제 2 솔더부를 형성하여 상기 리드의 결합을 강화시키는 단계를 포함하는 저온소성 세라믹 기판 패키지 제조 방법을 제공한다.
도 1은 종래의 일반적인 저온소성 다층 세라믹 기판 패키지의 구조를 도시한 도면.
도 2는 본 발명의 바람직한 실시예에 따른 저온소성 다층 세라믹 기판 패키지 구조를 도시한 도면.
도 3은 도 2에 도시된 바와 같은 구조를 갖는 저온소성 다층 세라믹 기판 패키지의 제조 과정을 도시한 플로우차트.
<도면의 주요 부분에 대한 부호의 설명>
10 : 저온소성 세라믹 기판 11 : 세라믹 기판
12 : 금속 기판 21, 22 : 제 1 및 제 2 절연층
30 : 글라스 기판 41, 42 : 제 1 및 제 2 솔더부
45 : 에폭시층 50 : 리드
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 저온소성 세라믹 기판 패키지 구조를 도시한 도면으로서, 세라믹 기판(11) 및 금속 기판(12)으로 구성된 저온소성 세라믹 기판(10), 제 1 및 제 2 절연층(21, 22), 글라스(glass) 기판(30), 제 1 및 제 2 솔더부(41, 42), 리드(50)를 포함한다.
도 2를 참조하면, 저온소성 세라믹 기판(10)은 동도면에 도시된 바와 같이 금속 기판(12) 및 이 금속 기판(12)상에 적층된 세라믹 기판(11)을 포함하여 구성된다. 여기서, 세라믹 기판(11)은 ZnO-MgO-B2O-SiO2-Al2O2로 이루어진 결정화 유리와 CaO-Al2O2-ZnO-B2O로 이루어진 부분 결정화 유리, 그리고 충전제, 착색제, 및 결합제를 포함하며, 금속 기판(12)은 코바아(Kovar), 인바아(Invar), Cu, Ni, Al, 스테인레스강, 또는 저탄소강 등을 사용하여 형성한다. 여기서, 이 저온소성 세라믹 기판(10)을 구성하는 각각의 세라믹 기판(11) 및 금속 기판(12)은 각각 0.5mm 두께를 갖도록 구성하는 것이 바람직하다.
제 1 및 제 2 절연층(21, 22)은 세라믹 기판(11) 및 금속 기판(12)의 표면에 접착하여 형성하며, 이 각각의 절연층(21, 22)은 금속 쇼트를 방지하는 역할을 한다. 여기서, 제 1 및 제 2 절연층(21, 22)의 두께는 200㎛로 구성하는 것이 바람직하다.
그리고, 글라스 기판(30)은 금속 기판(12)의 표면에 형성된 제 2 절연층(22)에 글라스 기판(30)을 형성하는데, 이 글라스 기판(30)은 약 920℃에서 1시간의 소성을 통해 형성한다.
리드(50)는 제 1 접합부(51), 제 2 접합부(52), 및 리드 바(53)를 포함하며, 여기서 제 1 및 제 2 접합부(51, 52)는 각각 제 1 절연층(21)과 글라스 기판(30)의 표면에 연결되도록 형성하며, 결합의 강도를 강화시키기 위해 동도면에 도시된 바와 같이 각각의 종단을 소정 각도로 구부려 'V'자 형태로 형성한다. 그리고, 이 각각의 접합부(51, 52)는 동도면에 도시된 바와 같이 저온소성 기판(10)의 일측면과 소정 거리만큼 이격된 위치에서 리드 바(53)에 결합되어 일체형으로 형성된다. 이러한 리드(50)는 C1120 구리 합금을 사용하며 1/2 경도로 조절된다.
제 1 및 제 2 솔더부(41, 42)는 상기 제 1 절연층(21)과 글라스 기판(30)에 연결된 리드(50)의 제 1 및 제 2 접합부(51, 52)를 결속하기 위한 부분으로서, 저온소성 세라믹 기판 패키지를 솔더 납조에 디핑(dipping)하여 형성한다. 이러한 디핑 과정은 패키지 구조의 변형이 발생되지 않으며 210℃ 온도에서의 축합반응에 의한 경화반응이 발생하여 상술한 각 절연층(21, 22)의 강도를 증가시킨다. 여기서, 상술한 제 1 및 제 2 솔더부(41, 42)의 재료로는 은(Ag)이나 납(Pd)을 사용할 수 있다.
도 3은 도 2에 도시된 바와 같은 구조를 갖는 저온소성 세라믹 기판 패키지의 제조 과정을 도시한 플로우차트로서, 동도면을 참조하여 설명하면 다음과 같다.
먼저, 소정의 세라믹 기판(11) 및 금속 기판(12)을 각각 준비하고, 이 세라믹 기판(11)에 도 2에 도시된 바와 같은 소정 두께의 제 1 절연층(21)을 형성한다(단계 S301).
이때, 금속 기판(12)의 표면에는 금속 쇼트를 방지하기 위한 제 2 절연층 (22)을 형성한 다음(단계 S303), 이 제 2 절연층(22)의 표면에 920℃에서의 소성 과정을 통해 도 2에 도시된 바와 같은 소정의 글라스 기판(30)을 형성한다(단계 S305).
이러한 과정을 거쳐 제 1 절연층(21)을 포함하는 세라믹 기판(11)과 제 2 절연층(22) 및 글라스 기판(30)을 포함하는 금속 기판(12)이 완성되면, 이 각각의 세라믹 기판(11)과 금속 기판(12)을 도 2에 도시된 바와 같이 접합한다(단계 S307). 즉, 세라믹 기판(11)의 표면과 금속 기판(12)이 서로 맞닿은 형태가 되도록 접합한다.
그리고, 도 2에 도시된 바와 같은 구조의 제 1 및 제 2 접합부(51, 52)를 갖는 소정 형태의 리드(50)를 세라믹 기판(11)의 제 1 절연층(21)과 금속 기판(12)의 글라스 기판(30)에 연결되도록 형성한 다음(단계 S309), 은 또는 납이 용융된 납조에 디핑하여 제 1 절연층(21)과 제 1 접합부(51), 그리고 글라스 기판(30)과 제 2 접합부(52)가 결속되도록 제 1 및 제 2 솔더부(41, 42)를 형성함으로써, 도 2에 도시된 바와 같은 최종적인 패키지 구조를 완성하게 된다.
이러한 각각의 공정을 통해 완성된 도 2의 저온소성 세라믹 기판 패키지는 리드(50)와 저온소성 세라믹 기판이 소정 거리만큼 이격되어 형성됨으로써 도 1에 도시된 종래의 패키지 구조와는 달리 전기적 쇼트를 방지할 수 있게 된다.
이와 같이, 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상 설명한 바와 같이 본 발명에 따르면, 기계적 강도를 보다 더 강화된 저온소성 세라믹 패키지 구조를 제공할 수 있는 효과가 있으며, 리드와 금속 기판간의 전기적 쇼트를 방지할 수 있는 저온소성 세라믹 패키지 구조를 제공할 수 있는 효과가 있다.
Claims (4)
- 저온소성 세라믹 기판 패키지에 있어서,금속 기판과 상기 금속 기판 상에 적층된 세라믹 기판을 갖는 저온소성 세라믹 기판;상기 세라믹 기판에 접착 형성되는 제 1 절연층 및, 상기 금속 기판에 접착 형성되는 제 2 절연층;상기 제 2 절연층에 접착 형성되는 글라스 기판;상기 제 1 절연층의 표면에 접속되는 제 1 접합부와 상기 글라스 기판의 표면에 접속되는 제 2 접합부를 포함하며, 상기 각 접합부는 상기 저온소성 세라믹 기판의 일 측면과 소정 거리만큼 이격된 위치에서 리드 바에 결합되어 일체형으로 형성되는 리드;상기 제 1 절연층들과 상기 제 1 접합부, 그리고 상기 글라스 기판과 상기 제 2 접합부가 연결되는 각각의 영역에 형성되어 상기 각 접합부의 결합 강도를 강화시키는 제 1 및 제 2 솔더부를 포함하는 저온소성 세라믹 기판 패키지.
- 제 1 항에 있어서,상기 제 1 및 제 2 접합부는,상기 제 1 및 제 2 솔더부의 결합 강도를 강화시키기 위하여 소정의 각도로 구부러져 'V'자 형태로 상기 제 1 절연층과 상기 글라스 기판의 표면에 각각 결합되는 것을 특징으로 하는 저온소성 세라믹 기판 패키지.
- 제 1 항에 있어서,상기 제 1 및 제 2 솔더부는 은 또는 납이 용융된 납조에 디핑하여 형성하는 것을 특징으로 하는 저온소성 세라믹 기판 패키지.
- 저온소성 세라믹 기판 패키지의 제조 방법에 있어서,세라믹 기판에 제 1 절연층을 형성하는 단계;금속 기판의 표면에는 제 2 절연층을 형성하는 단계;상기 제 2 절연층의 표면에 글라스 기판을 형성하는 단계;상기 세라믹 기판과 금속 기판을 접합하여 저온소성 세라믹 기판을 형성하는 단계;리드의 제 1 접합부를 상기 세라믹 기판에 연결하고 상기 리드의 제 2 접합부를 상기 글라스 기판에 연결하며, 상기 각 접합부를 상기 저온소성 세라믹 기판의 일 측면으로부터 소정 거리만큼 이격된 위치에서 접합하여 상기 리드를 형성하는 단계;상기 리드가 연결된 상기 저온소성 세라믹 기판을 은 또는 납이 용융된 납조에 디핑하여 상기 제 1 절연층과 상기 제 1 접합부가 연결된 부분에 제 1 솔더부를 형성하고, 상기 글라스 기판과 상기 제 2 접합부가 연결된 부분에 제 2 솔더부를 형성하여 상기 리드의 결합을 강화시키는 단계를 포함하는 저온소성 세라믹 기판패키지 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010041321A KR20030005862A (ko) | 2001-07-10 | 2001-07-10 | 저온소성 세라믹 기판 패키지 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010041321A KR20030005862A (ko) | 2001-07-10 | 2001-07-10 | 저온소성 세라믹 기판 패키지 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030005862A true KR20030005862A (ko) | 2003-01-23 |
Family
ID=27714321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010041321A KR20030005862A (ko) | 2001-07-10 | 2001-07-10 | 저온소성 세라믹 기판 패키지 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030005862A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100654682B1 (ko) * | 2005-10-04 | 2006-12-08 | (주) 아모센스 | 엘이디 패키지에서의 세라믹과 금속의 접합방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0399488A (ja) * | 1989-09-12 | 1991-04-24 | Nec Corp | 両面回路基板の表裏接続具および接続方法 |
| JPH08264704A (ja) * | 1994-10-05 | 1996-10-11 | Rohm Co Ltd | 電子部品およびこれを備えたプリンタ |
| KR20000015723U (ko) * | 1999-01-15 | 2000-08-05 | 전주범 | 저온 소성 기판 패키지 구조 |
| KR100281995B1 (ko) * | 1998-11-26 | 2001-02-15 | 전주범 | 클립형 리드 프레임 부착 방법 |
-
2001
- 2001-07-10 KR KR1020010041321A patent/KR20030005862A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0399488A (ja) * | 1989-09-12 | 1991-04-24 | Nec Corp | 両面回路基板の表裏接続具および接続方法 |
| JPH08264704A (ja) * | 1994-10-05 | 1996-10-11 | Rohm Co Ltd | 電子部品およびこれを備えたプリンタ |
| KR100281995B1 (ko) * | 1998-11-26 | 2001-02-15 | 전주범 | 클립형 리드 프레임 부착 방법 |
| KR20000015723U (ko) * | 1999-01-15 | 2000-08-05 | 전주범 | 저온 소성 기판 패키지 구조 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100654682B1 (ko) * | 2005-10-04 | 2006-12-08 | (주) 아모센스 | 엘이디 패키지에서의 세라믹과 금속의 접합방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100285117B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR100426825B1 (ko) | 반도체 장치 | |
| US4542259A (en) | High density packages | |
| US5001546A (en) | Clad metal lead frame substrates | |
| TW200305259A (en) | Electronic device | |
| JP2004140195A (ja) | 半導体装置及びその製造方法 | |
| JP2004530303A (ja) | マウントされる接触スリーブ管を含むプリント回路基板 | |
| KR20030005862A (ko) | 저온소성 세라믹 기판 패키지 및 그 제조 방법 | |
| US11640925B2 (en) | System and method for a device package | |
| JP4788581B2 (ja) | 複合基板 | |
| KR20010076196A (ko) | 반도체 장치와 그 제조방법 및 리드 프레임과 그 제조방법 | |
| US20040245613A1 (en) | Chip scale package and method of fabricating the same | |
| KR200341729Y1 (ko) | 저온 소성 기판 패키지 구조 | |
| KR101030032B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| KR100192845B1 (ko) | 기판상에 전극 패턴을 형성하는 방법과 그를 이용한 모듈 패키지 | |
| JP2007042848A (ja) | 配線基板、電気素子装置並びに複合基板 | |
| KR100386636B1 (ko) | 반도체 패키지용 인쇄회로기판의 제조방법 | |
| KR101116134B1 (ko) | 엘이디 패키지용 기판 및 그의 제조 방법 | |
| JP5233336B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR200341728Y1 (ko) | 고주파수용 저온 소성 기판 패키지 구조 | |
| KR20070103591A (ko) | 리드사이에 절연물질이 개재된 반도체 패키지 및 이를구비한 반도체 장치의 제조방법 | |
| JP3210837B2 (ja) | 配線基板とそれを用いた半導体素子収納用パッケージおよびその実装構造 | |
| JPH11214820A (ja) | Ｌｃｃの実装構造 | |
| JPH05121587A (ja) | 半導体装置 | |
| JPS6235552A (ja) | 半導体搭載装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |