KR200231655Y1 - 선형성을개선한전압증폭기 - Google Patents
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Abstract
이 고안은 선형성을 개선한 전압 증폭기(Voltage Follower)에 관한 것으로서, 피-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기(52)와 엔-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기(51)를 병렬로 연결하여, 각각의 회로에 있는 단점인 출력 전압(Vout)이 고정될때, 반대편의 출력 전압(Vout)이 이를 보완하여 출력 전압(Vout)이 양방향으로 원활하게 되게하므로써, 선형성을 개선하는 효과를 가진 전압 증폭기에 관한 것이다.
Description
제1도는 종래에 사용한 엔-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기를 나타낸 회로도이다.
제2도는 종래에 사용한 피-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기를 나타낸 회로도이다.
제3도는 종래에 사용한 엔-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기의 출력 특성을 나타내는 그래프이다.
제4도는 종래에 사용한 피-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기의 출력 특성을 나타내는 그래프이다.
제5도는 이 고안의 제1 실시예에 따른 선형성을 개선한 전압 증폭기를 나타낸 회로도이다.
제6도는 이 고안의 제2 실시예에 따른 선형성을 개선한 전압 증폭기를 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
MP1-MP7 : 피모스 트랜지스터 MN1-MN7 : 엔모스 트랜지스터
이 고안은 선형성을 개선한 전압 증폭기(Voltage Follower)에 관한 것으로서, 더욱 상세하게 말하자면 피-채널(P-Channel) 모스(MOS;Metal Oxide Semiconducor) 전계효과트랜지스터 (FET:Field Effect Transistor)를 입력으로 하는 차동 증폭기와 앤-채널 모스 전계효과트랜지스터를 입력으로 하는 차동증폭기를 병렬로 연결하여 선형성을 개선한 전압 증폭기에 관한 것이다.
박막트랜지스터 액정디스플레이(Thin FI1m Transistor Liquid Crystal Display;TFT LCD)의 소스(Source)부를 구동함에 있어서, 보다 정밀한 색을 표현하기 위하여 소스 신호 전압의 단계가 미세하게 구분되어져 가는 추세에 있다.
이 신호 전압의 단계를 나누는 수를 제조(Gray Scale)라고 하며, 8, 16, 64, 256등으로 점차 증가되고 있다.
이 계조신호는 구동용 집적회로(IC;Integrated Circuit)의 전원 전압을 원하는 계조의 수만큼 구분하고, 구동용 집적회로에 인가되는 선택 신호를 받아 각 계조 전압중 하나를 출력하게 되는데, 이 신호 전압을 충실하게 패널(Panel)에 전달하기 위하여, 구동용 집적회로의 출력에 전압 증폭기를 사용하게 된다.
전압 증폭기는 안정된 출력 전압을 얻기위하여 사용되는 회로로써 입력 전압과 출력 전압의 차이를 비교기를 통하여 검출하고 그 결과를 출력 구동형모스 전계효과트랜지스터의 게이트(Gate)에 인가하여 출력 전압이 입력 전압과 같아지도록 하기 위하여 사용되는 회로이다.
그리고, 이 전압 증폭기는 대개 모스 전계효트랜지스터를 이용한 차동 증폭회로를 사용하게 된다.
이하, 첨부된 도면을 참조로 하여 종래의 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기에 대하여 설명한다.
제1도는 종래에 사용한 엔-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기를 나타낸 회로도이다.
제1도에 도시되어 있듯이, 엔-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기의 구성은, 전원 전압(VDD)에 소스 단자가 연결된 제1 피모스 트랜지스터(MP1)와, 전원 전압(VDD)에 소스 단자가 연결되어 있고, 게이트 단자가 드레인 단자와 상기한 제1 피모스 트랜지스터(MP1)의 게이트 단자에 연결된 제2 피모스트랜지스터(MP2)와, 입력 전압(Vin)이 게이트 단자에 연결되어 있고, 드레인 단자가 상기한 제1피모스 트랜지스터(MP1)의 드레인 단자에 연결된 제1 엔모스 트랜지스터 (MN1)와, 드레인 단자가 상기한 제2 피모스 트랜지스터(MP2)의 드레인 단자에 연결되어 있고, 소스 단자가 상기한 제1 엔모스 트랜지스터(MNI)의 소스 단자와 연결되어 있으며, 출력 전압(Vout)에 연결된 제2 엔모스 트랜지스터 (MN2)와, 로우 기준 전압(Vref1)에 게이트 단자가 연결되어 있고, 소스 단자가 접지 전원(VSS)과 연결되어 있으며, 드레인 단자가 상기한 제1 엔모스 트랜지스터(MN1)와 제2 엔모스 트랜지스터(MN2)의 소스 단자에 연결된 제3 엔모스 트랜지스터(MN3)와, 전원 전압(VDD)에 소스 단자가 연결되어 있고, 게이트 단자가 소스 단자와 상기한 제1 피모스 트랜지스터(MP1)의 드레인 단자에 연결되어 있으며, 드레인 단자가 출력 전압(Vout)에 연결된 제3피모스 트랜지스터(MP3)와, 로우 바이어스(Bais1)에 게이트 단자가 연결되어 있고, 소스 단자가 접지 전원(VSS)에 연결되어 있으며, 드레인 단자가 출력 전압(Vout)에 연결된 제4엔모스 트랜지스터(MN4)로 이루어진다.
제2도는 종래에 사용한 피-채널 모스 전계효과트렌지스터를 입력으로 하는 차동 증폭기를 나타낸 회로도이다.
제2도에 도시되어 있듯이, 피-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기의 구성은, 하이 기준 전압(Vrefh)에 게이트 단자가 연결되어 있고, 소스 단자가 전원 전압(VDD)에 연결된 제1 피모스 트랜지스터(MP1)와, 게이트 단자가 입력 전압(Vin)과 연결되어 있고, 소스 단자가 상기한 제1피모스 트랜지스터(MP1)의 드레인 단자와 연결된 제2 피모스 트랜지스터 (MP2)와, 게이트 단자가 출력 전압(Vout)에 연결되어 있고, 소스 단자가 상기한 제1피모스 트랜지스터(MP1)의 드레인 단자와 연결된 제3 피모스 트랜지스터(MP3)와, 드레인 단자가 상기한 제2 피모스 트랜지스터(MP2)의 드레인 단자에 연결되어 있고, 소스 단자가 접지 전원(VSS)에 연결된 제1 엔모스 트랜지스터(MN1)와, 게이트 단자가 상기한 제1 엔모스 트랜지스터(MN1)의 게이트 단자와 연결되어 있고, 드레인 단자가 게이트 단자와 상기한 제3 피모스 트랜지스터(MP3)의 드레인 단자와 연결되어 있으며, 소스 접지 전원(VSS)에 연결된 제2 엔모스 트랜지스터(MN2)와, 하이 바이어스(Baish)에 게이트 단자가 연결되어 있고, 소스 단자가 전원 전압(VDD)에 연결되어 있으며, 드레인 단자가 출력 전압(Vout)에 연결된 제4 피모스 트랜지스터(MP4)와, 게이트 단자가 상기한 제2 피모스 트랜지스터(MP2)의 드레인 단자에 연결되어 있고, 드레인 단자가 출력 전압(Vout)에 연결되어 있으며, 소스 단자가 접지 전원(VSS)에 연결된 제3 엔모스 트랜지스터(MN3)로 이루어진다.
제3도는 종래에 사용한 엔-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기의 출력 특성을 나타내는 그래프이고, 제4도는 종래에 사용한 피-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기의 출력 특성을 나타내는 그래프이다.
상기한 피-채널 모스 전계효과트랜지스터를 입력단에 사용한 회로는 전원 전압(VDD)에서 입력단 피-채널 모스 전계효과트랜지스터의 임계전압(Threshold Voltage)의 절대치()를 뺀것과 같은 입력 전압(Vin)에서 전원 전압(VDD)까지의 전압이 입력에 인가되는 범위에서 입력단 전계효과트랜지스터가 오프(Off)되어, 차동 증폭회로 전체가 동작되지 않아 출력 전압(Vout)이 일정 전압에 고정(CUT OFF)되어 버린다.(제3도 참조)
또, 엔-채널 모스 전계효과트랜지스터를 사용한 차동 증폭회로는 접지 전압(VSS)에서 입력단 엔-채널 모스 전계효과트랜지스터의 임계전압의 절대치()를 뺀것과 같은 입력 전압(Vin)에서 접지 전압(VSS)까지의 전압이 입력에 인가되는 범위에서 입력단 전계효과트랜지스터가 오프되어, 차동 증폭회로 전체가 동작되지 않아 출력 전압(Vout)이 일정 전압에 고정되어 버린다.(제4도 참조)
따라서, 기존의 모스 전계효과트랜지스터를 이용한 차동 증폭회로는 입력 전압에 따른 출력 전압의 변화가 전원 전압의 범위에서 충실하게 동작하지 않는 단점이 있다.
따라서, 이 고안의 목적은 상기한 종래의 단점을 해결하기 위한 것으로서, 선형성을 개선한 전압 증폭기를 제공하는데 있다.
상기한 목적을 달성하기 위한 이 고안의 구성은, 전원 전압(VDD)에서 입력단 피-채널 모스 전계효과트랜지스터의 임계전압의 절대치()를 뺀것과 같은 입력 전압(Vin)에서 전원 전압(VDD)까지의 전압이 입력에 인가되는 범위에서, 출력 전압(Vout)의 고정을 보완하는 엔-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기(51)와, 접지 전압(VSS)에서 입력단 엔-채널 모스 전계효과트랜지스터의 임계전압의 절대치()를 뺀것과 같은 입력 전압(Vin)에서 접지 전압(VSS)까지의 전압이 입력에 인가되는 범위에서, 출력 전압(Vout)의 고정을 보완하는 피-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기(52)로 이루어진다.
상기한 구성에 의하여, 이 고안이 속하는 기술분야에서 통상의 지식을 가진자가 이 고안을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.
제5도는 이 고안의 제1 실시예에 따른 선형성을 개선한 전압 증폭기를 나타낸 회로도이다.
제5도에 도시되어 있듯이, 이 고안의 제1 실시예에 따른 선형성을 개선한 전압 증폭기의 구성은, 전원 전압(VDD)에서 입력단 피-채널 모스 전계효과트랜지스터의 임계전압의 절대치()를 뺀것과 같은 입력 전압(Vin)에서 전원 전압(VDD)까지의 전압이 입력에 인가되는 범위에서, 출력 전압(Vout)의 고정을 보완하는 엔-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기(51)와, 접지 전압(VSS)에서 입력단 엔-채널 모스 전계효과트랜지스터의 임계전압의 절대치()를 뺀것과 같은 입력 전압(Vin)에서 접지 전압(VSS)까지의 전압이 입력에 인가되는 범위에서, 출력 전압(Vout)의 고정을 보완하는 피-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기(52)로 이루어진다.
또, 상기한 엔-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기(51)의 구성은, 전원 전압(VDD)에 소스 단자가 연결된 제1 피모스 트랜지스터(MP1)와, 전원 전압(VDD)에 소스 단자가 연결되어 있고, 게이트 단자가 드레인 단자와 상기한 제1 피모스 트랜지스터(MP1)의 게이트 단자에 연결된 제2 피모스트랜지스터(MP2)와, 입력 전압(Vin)이 게이트 단자에 연결되어 있고, 드레인 단자가 상기한 제1피모스 트랜지스터(MP1)의 드레인 단자에 연결된 제1 엔모스 트랜지스터(MN1)와, 드레인 단자가 상기한 제2 피모스 트랜지스터(MP2)의 드레인 단자에 연결되어 있고, 소스 단자가 상기한 제1 엔모스 트랜지스터(MN1)의 소스 단자와 연결되어 있으며, 게이트 단자가 출력 전압(Vout)에 연결된 제2 엔모스 트랜지스터(MN2)와, 로우 기준 전압(Vref1)에 게이트 단자가 연결되어 있고, 소스 단자가 접지 전원(VSS)과 연결되어 있으며, 드레인 단자가 상기한 제1 엔모스 트랜지스터(MN1)와 제2 엔모스 트랜지스터(MN2)의 소스 단자에 연결된 제3엔모스 트랜지스터(MN3)와, 전원 전압(VDD)에 소스 단자가 연결되어 있고, 게이트 단자가 상기한 제1 피모스 트랜지스터(MP1)의 드레인 단자에 연결되어 있으며, 드레인 단자가 출력 전압(Vout)에 연결된 제3 피모스 트랜지스터(MP3)로 이루어진다.
그리고, 상기한 피-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기(52)의 구성은, 하이 기준 전압(Vrefh)에 게이트 단자가 연결되어 있고, 소스 단자가 전원 전압(VDD)에 연결된 제4 피모스 트랜지스터(MP4)와, 게이트 단자가 입력 전압(Vin)과 연결되어 있고, 소스 단자가 상기한 제4 피모스 트랜지스터(MP4)의 드레인 단자와 연결된 제5 피모스 트랜지스터(MP5)와, 게이트 단자가 출력 전압(Vout)에 연결되어 있고, 소스 단자가 상기한 제4 피모스 트랜지스터(MP4)의 드레인 단자와 연결된 제6 트랜지 스터 (MP6)와, 드레인 단자가 상기한 제5 피모스 트랜지스터(MP5)의 드레인 단자에 연결되어 있고, 소스 단자가 접지 전원(VSS)에 연결된 제4 엔모스 트랜지스터(MN4)와, 게이트 단자가 상기한 제4 엔모스 트랜지스터(MN4)의 게이트 단자와 연결되어 있고, 드레인 단자가 상기한 제6 피모스 트랜지스터(MP6)의 드레인 단자와 연결되어 있으며, 소스 단자가 접지 전원(VSS)에 연결된 제5 엔모스 트랜지스터(MN5)와, 게이트 단자가 상기한 제5 피모스 트랜지스터(MP5)의 드레인 단자에 연결되어 있고, 드레인 단자가 출력 전압(Vout)에 연결되어 있으며, 소스 단자가 접지 전원(VSS)에 연결된 제6 엔모스 트랜지스터(MN6)로 이루어진다.
상기한 구성에 의한, 이 고안의 제1 실시예에 따른 작용은 다음과 같다.
엔-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기의 기본 동작은 다음과 같다.
제1 엔모스 트랜지스터(MN1)와 제2 엔모스 트랜지스터(MN2)에 흐르는 전류를 각각 I1과 I2로 하고, 제3 엔모스 트랜지스터(MN3)에 흐르는 전류를 I0로 하면, I0 = I1 + I2가 되고, I0는 전류 소스(Current Source)이므로 항상 일정한 전류가 흐른다.
입력 전압(Vin) = 출력 전압(Vout)인 경우에는, I1 = I2가 되어, 제1 엔모스 트랜지스터(MN1)와 제2 엔모스 트랜지스터(MN2)의 드레인 전압(Drain)은 동일한 전압이 된다.
만일, 입력 전압(Vin)이 출력 전압(Vout)보다 높아지면 I1은 증가하고, 제1 엔모스 트랜지스터(MN1)의 드레인 전압은 내려가며 제1 엔모스 트랜지스터(MN1)의 드레인과 연결되어 있는 제3 피모스 트랜지스터(MP3)의 게이트 전압도 내려간다. 이때 제3 피모스 트랜지스터(MP3)의 게이트-소스간 전압(Vgs)이 증가하고, 제3 피모스 트랜지스터(MP3)의 소스에서 드레인으로 흐르는 전류도 증가(MP3의 소스와 드레인간의 저항 감소)하며 출력 전압(Vout)은 올라가게 된다.
이 동작은 입력 전압(Vin) = 출력 전압(Vout)이 될때까지 계속된다.
반대로, 입력 전압(Vin)이 출력 전압(Vout)보다 낮아지면 I1은 감소하고, 제1엔모스 트랜지스터(MN1)의 드레인 전압은 올라가며 제1 엔모스 트랜지스터(MN1)의 드레인과 연결되어 있는 제3 피모스 트랜지스터(MP3)의 게이트 전압도 올라간다. 이때 제3 피모스 트랜지스터(MP3)의 게이트-소스간 전압(Vgs)이 감소하고, 제3 피모스 트랜지스터(MP3)의 소스에서 드레인으로 흐르는 전류도 감소(MP3의 소스와 드레인간의 저항 증가)하며 출력 전압(Vout)은 내려가게 된다.
이 동작도 입력 전압(Vin) = 출력 전압(Vout)이 될때까지 계속된다.
여기에서, 제1 피모스 트랜지스터(MPI)와 제2 피모스 트랜지스터(MP2)는 드레인에 흐르는 전류량이 같은 전류 미러(Current Mirror)이고, 제1 엔모스 트랜지스터(MN1)와 제2 엔모스 트랜지스터(MN2)는 차동 증폭기(두 입력의 전압차이를 검출하여 그에 해당하는 전압차이를 양 출력단에 나타내는 동작을 함)의 입력쌍이고, 제3 엔모스 트랜지스터(MN3)는 전류 소스이고, 제3 피모스 트랜지스터(MP3)는 드라이브(Drive)용 전계효과트랜지스터이다.
또, 피-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기의 기본 동작은 다음과 같다.
제5 피모스 트랜지스터(MP5)와 제6 피모스 트랜지스터(MP6)에 흐르는 전류를 각각 I1과 길로 하고, 제4 피모스 트랜지스터(MP4)에 호르는 전류를 I0로 하면, I0 = I1 + I2가 되고, IO는 전류 소스이므로 항상 일정한 전류가 흐른다.
입력 전압(Vin) = 출력 전압(Vout)인 경우에는, I1 = I2가 되어, 제5 피모스 트랜지스터(MP5)와 제6 피모스 트랜지스터(MP6)의 드레인 전압은 동일한 전압이 된다.
만일, 입력 전압(Vin)이 출력 전압(Vout)보다 높아지면 I1은 감소하고, 제5 피모스 트랜지스터(MP5)의 드레인 전압은 내려가며, 제5 피모스트랜지스터(MP5)의 드레인과 연결되어 있는 제6 엔모스 트랜지스터(MN6)의 게이트 전압도 내려간다. 이때 제6 엔모스 트랜지스터(MN6)의 게이트-소스간 전압(Vgs)이 감소하고, 제6 엔모스 트랜지스터(MN6)의 소스에서 드레인으로 흐르는 전류도 감소(MN6의 소스와 드레인간의 저항 증가)하며 출력 전압(Vout)은 올라가게 된다.
이 동작은 입력 전압(Vin) = 출력 전압(Vout)이 될때까지 계속된다.
반대로, 입력 전압(Vin)이 출력 전압(Vout)보다 낮아지면 I1은 증가하고, 제5 피모스 트랜지스터(MP5)의 드레인 전압은 올라가며, 제5 피모스 트랜지스터(MP5)의 드레인과 연결되어 있는 제6 엔모스 트랜지스터(MN6)의 게이트 전압도 올라간다. 이때 제6 엔모스 트랜지스터(MN6)의 게이트-소스간 전압(Vgs)이 증가하고, 제6 엔모스 트랜지스터(MN6)의 소스에서 드레인으로 흐르는 전류도 증가(MN6의 소스와 드레인간의 저항 감소)하며 출력 전압(Vout)은 내려가게 된다.
이 동작도 입력 전압(Vin) = 출력 전압(Vout)이 될때까지 계속된다.
여기에서, 제4 엔모스 트랜지스터(MN4)와 제5 엔모스 트랜지스터(MN5)는 드레인에 흐르는 전류량이 같은 전류 미러(Cunent Mirror)이고, 제5 피모스 트랜지스터(MP5)와 제6 피모스 트랜지스터(MP6)는 차동 증폭기의 입력쌍이고, 제4 펴모스 트랜지스터(MP4)는 전류 소스이고, 제6 엔모스 트랜지스터(MN6)는 드라이브(Drive)용 전계효과트랜지스터이다.
한편, 제6도는 이 고안의 제2 실시예에 따른 선형성을 개선한 전압 증폭기를 나타낸 회로도이다.
제6도에 도시되어 있듯이, 이발명의 실시예에 따른 제2 실시예에 있는, 제3 피모스 트랜지스터(MP3)에 연결된 제7 엔모스 트랜지스터(MN7)와 제6 엔모스 트랜지스터(MN6)에 연결된 제7 피모스 트랜지스터(MP7)는 두가지 형태의 차동 증폭회로에 필요한 부하(Load) 전계효과트랜지스터로서, 전체 회로의 작용은 제1 실시예의 회로와 같다.
제1 실시예에서는 두개의 전계효과트랜지스터(MN7과 MP7)의 역할을 두 개의 드라이브용 전계효와트랜지스터(MP3와 MN6)가 대신(서로 부하의 역할을 함)한다.
이상에서와 같이 이 고안의 실시예에서, 피-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기와 앤-채널 모스 전계효과트랜지스터를 입력으로 하는 차동 증폭기를 병렬로 연결하여, 각각의 회로에 있는 단점인 출력 전압(Vout)이 고정될때, 반대편의 출력 전압(Vout)이 이를 보완하여 출력 전압(Vout)이 양방향으로 원활하게 되게 하므로써, 선형성을 개선하는 효과를 가진 전압 증폭기를 제공할 수 있다.
이 고안의 이러한 효과는 모든 박막트랜지스터 액정디스플레이 소스 드라이버(TFT LCD SOURCE DRIVER)에 이용될 수 있다.
Claims (3)
- 전원 전압(VDD)에 소스 단자가 연결된 제1피모스 트랜지스터(MP1)와, 전원 전압(VDD)에 소스 단자가 연결되고 게이트 단자가 드레인 단자와 상기 제1 피모스 트랜지스터(MP1)의 게이트 단자에 연결된 제2 피모스 트랜지스터(MP2)와, 입력 전압(Vin)이 게이트 단자에 연결되고 드레인 단자가 상기 제1 피모스 트랜지스터(MP1)의 드레인 단자에 연결된 제1 엔모스 트랜지스터(MN1)와, 드레인 단자가 상기한 제2 피모스 트랜지스터(MP2)의 드레인 단자에 연결되어 있고 소스 단자가 상기 제1 엔모스 트랜지스터(MN1)의 소스 단자와 연결되어 있으며 게이트 단자가 출력 전압(Vout)에 연결된 제2 엔모스 트랜지스터(MN2)와, 로우 기준 전압(Vref1)에 게이트 단자가 연결되어 있고, 소스 단자가 접지 전원과 연결되어 있으며 드레인 단자가 상기한 제1엔모스 트랜지스터(MN1)와 제2 엔모스 트랜지스터(MN2)의 소스 단자에 연결된 제3 엔모스 트랜지스터(MN3)와, 전원 전압(VDD)에 소스 단자가 연결되어 있고, 게이트 단자가 상기 제1 피모스 트랜지스터(MP1)의 드레인 단자에 연결되어 있으며 드레인 단자가 출력 전압(Vout)에 연결된 제3 피모스 트랜지스터(MP3)로 이루어진 제1차동 증폭기; 및 하이 기준 전압(Vrefh)에 게이트 단자가 연결되고 소스 단자가 전원 전압(VDD)에 연결된 제4 피모스 트랜지스터(MP4)와, 게이트 단자가 입력 전압(Vin)과 연결되고 소스 단자가 상기 제4 피모스 트랜지스터(MP4)의 드레인 단자와 연결된 제5 피모스 트랜지스터(MP5)와, 게이트 단자가 출력 전압(Vout)에 연결되고 소스 단자가 상기 제4 피모스 트랜지스터(MP4)의 드레인 단자와 연결된 제6 피모스 트랜지(MP6)와, 드레인 단자가 상기 제5 피모스 트랜지스터(MP5)의 드레인 단자에 연결되고 소스 단자가 접지 전원(VSS)에 연결된 제4엔모스 트랜지스터(MN4)와, 게이트 단자가 상기 제4 엔모스 트랜지스터(MN4)의 게이트 단자와 연결되고 드레인 단자가 상기 제6 피모스 트랜지스터(MP6)의 드레인 단자와 연결되며 소스 단자가 접지 전원(VSS)에 연결된 제5 엔모스 트랜지스터(MN5)와, 게이트 단자가 상기 제5 피모스 트랜지스터(MP5)의 드레인 단자에 연결되고 드레인 단자가 출력 전압(Vout)에 연결되며 소스 단자가 접지 전원(VSS)에 연결된 제6 엔모스 트랜지스터(MN6)로 이루어진 제2 자동증폭기를 포함하는 선형성을 개선한 전압 증폭기.
- 제1항에서, 상기 제1 피모스 트랜지스터(MP1)와 제2 피모스 트랜지스터(MP2)는, 드레인에 흐르는 전류량이 같은 전류 미러이고, 상기 제1 엔모스 트랜지스터(MN1)와 상기 제2 엔모스 트랜지스터(MN2)는 차동증폭기의 입력쌍이고, 상기 제3 엔모스 트랜지스터(MN3)는 전류 소스이고, 상기 제3 피모스 트랜지스터(MP3)는 드라이브용 전계효과 트랜지스터인 것을 특징으로 하는 선형성을 개선한 전압 증폭기.
- 제1항에서, 상기 제4 엔모스 트랜지스터(MN4)와 상기 제5 엔모스 트랜지스터(MN5)는 드레인에 흐르는 전류량이 같은 전류 미러이고, 상기 제5 피모스 트랜지스터(MP5)와 상기한 제6 피모스 트랜지스터(MP6)는 차동증폭기의 입력쌍이고, 상기 제4 피모스 트랜지스터(MP4)는 전류 소스이고, 상기 제6 엔모스 트랜지스터(MN6)는 드라이브용 전계효과 트랜지스터인 것을 특징으로 하는 선형성을 개선한 전압 증폭기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019950010475U KR200231655Y1 (ko) | 1995-05-17 | 1995-05-17 | 선형성을개선한전압증폭기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019950010475U KR200231655Y1 (ko) | 1995-05-17 | 1995-05-17 | 선형성을개선한전압증폭기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960038872U KR960038872U (ko) | 1996-12-18 |
| KR200231655Y1 true KR200231655Y1 (ko) | 2001-10-25 |
Family
ID=60869673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019950010475U KR200231655Y1 (ko) | 1995-05-17 | 1995-05-17 | 선형성을개선한전압증폭기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200231655Y1 (ko) |
-
1995
- 1995-05-17 KR KR2019950010475U patent/KR200231655Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960038872U (ko) | 1996-12-18 |
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