KR20020093143A - 금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱공정 및 그 공정에 의해 형성된 웨이퍼 - Google Patents

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Abstract

2단계 화학적 기계적 폴리싱(CMP) 공정이 제공되어 복수의 웨이퍼 중 각각의 반도체 웨이퍼의 절연 (산화물) 층의 트렌치 내의 금속 라인의 디싱을 최소화한다(감소시킨다). 각각의 웨이퍼에 대하여, 제 1 단계는 산화물 층 상에 배치되고 트렌치 내에 위치하여 금속 라인을 형성하는 하위 부분 및 하위 부분을 덮는 상위 부분을 갖는 금속층에 대한 CMP에 관련된다. 제 1 단계 폴리싱은 제 1 폴리싱 패드를 사용하여 금속층 상위 부분의 벌크를 제거하면서 동시에 CMP 잔류물을 생성하고, 트렌치 내 금속층 하위 부분의 디싱 없이 금속층 상위 부분의 최소화된(감소된) 잔여물을 남긴다. 제 2 단계는 제 2 폴리싱 패드로써 CMP를 계속하여 금속층 하위 부분의 디싱을 최소화하면서 금속 라인을 트렌치 내의 개별적인 금속 라인으로서 제공할 정도로 금속층 상위 부분의 잔여물을 제거한다. 각각의 웨이퍼는 제 1 폴리싱 패드를 사용하여 제 1 단계 폴리싱을 거치고, 그리고는 제 2 폴리싱 패드를 사용하여 제 2 단계 폴리싱을 거친다. 제 2 폴리싱 패드는 이전에 축적된 부수적 CMP 잔류물을 많아도 거의 포함하지 않는다. 즉, 비교적 새로운(깨끗한) 폴리싱 패드가 된다.

Description

금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정 및 그 공정에 의해 형성된 웨이퍼{METAL CHEMICAL MECHANICAL POLISHING PROCESS FOR MINIMIZING DISHING DURING SEMICONDUCTOR WAFER FABRICATION}
집적 회로(integrated circuit: IC) 등을 형성하기 위해 예컨대 실리콘으로 이루어진 반도체 웨이퍼(기판 또는 칩) 상에 미세전자 반도체 소자 등을 제조할 때, 다양한 금속층 및 절연층이 선택적인 순서에 따라 웨이퍼 상에 제공된다. 동일한 영역 내에 더 많은 컴포넌트를 넣음으로써 사용 가능한 웨이퍼 영역 내 소자 컴포넌트의 집적을 최대화하기 위해, 많은 IC 소형화가 이용된다. 감소된 피치(pitch) 면적을 사용하여 예컨대 마이크론 이하 단위, 즉 1 마이크론 이하 또는 1000 나노미터(nm) 또는 10000 옹스트롬(Å)에서 초대규모집적회로(very large sclae integration: VLSI) 기술에 의해 컴포넌트의 더 밀집된 패킹(packing)을 형성한다.
금속 CMP 공정은 다마신(damascene, 상감) 패턴, 즉 예컨대 알루미늄(Al), 구리(Cu) 또는 텅스텐(W)으로 이루어진 상호 연결되지 않은 근접 격리된 개별적인 금속 라인들의 배열을 제공하는 것으로 알려져 있는데, 예컨대 실리콘(Si)으로 이루어진 반도체 웨이퍼 IC 제품의 예컨대 실리콘 이산화물(SiO2)로 이루어진 절연(산화물) 층 내에서 근접 격리된 트렌치들의 유사 배열 내에 배치되어 있다.
예를 들어, 웨이퍼, 즉 약 8 인치(200 mm)의 직경을 갖는 원형 디스크는, 산화물 층 상에 배치된 알루미늄 층을 포함하여 산화물 층의 트렌치 내에 금속 라인을 제공한다. 통상적으로 웨이퍼는 회전 폴리싱(polishing) 패드, 즉 직경이 약 20 인치이고 예컨대 폴리우레탄 섬유질 플라스틱 피복 물질로 이루어진 폴리싱 패드에 의해, 예컨대 약 20 내지 100 rpm, 이를테면 약 50 rpm에서, 예컨대 약 2 내지 8 psi, 이를테면 약 5 psi의 폴리싱 압력 다운포스(downforce) 하에서, 35 내지 350 초, 이를테면 160 초의 폴리싱 시간동안, 금속 라인을 트렌치 내의 개별적인 라인으로서 형성할 정도로 폴리싱된다.
금속 CMP는 폴리싱 패드 상에, 예컨대 알루미나(Al2O3)로 이루어진 연마성(abrasive) 콜로이드 폴리싱 입자와 그와 관련된 산화제의 수성 슬러리(slurry)를, 예컨대 약 100 내지 300 sccm(standard cubic centimeter per minute: 분당 표준 입방 센티미터), 이를테면 약 200 sccm의 유량(flow rate)으로 공급하여 달성된다.
폴리싱이 진행되는 동안 폴리싱되는 층 물질은 화학적 에칭 및 기계적 연마(abrasion)에 의해 국부적으로 점차 제거되는데, 동시에 고체 미립자 및 액체 반응 생성물의 혼합물을 포함하는 부수적인 CMP 잔류물을 이루는 부스러기를 생성한다. 폴리싱 부스러기 또는 잔류물로 이루어진 미립자는 부대적인 금속층 물질, 절연층 물질 및/또는 연마성 폴리싱 입자 물질로 추적 가능하고, 일반적으로 본질적으로 연마성인 분쇄된 콜로이드 입자이다. 액체 반응 생성물은 산화제로 추적 가능하고, 본질적으로 에칭제이면서 층 물질 에칭에 용이한 화학 물질을 포함한다.
금속 CMP가 완료된 후, 통상적으로 웨이퍼는 부수적인 CMP 잔류물을 제거하는 웨이퍼 폴리싱 단계를 거친다. 그리고, CMP 공정은 다음 웨이퍼에 대하여 반복된다. 그런데, 각각의 웨이퍼에 대한 CMP 공정중 어떤 부수적 CMP 잔류물은 예컨대 폴리우레탄 섬유질 플라스틱 피복 물질로 이루어진 폴리싱 패드 상에 점차 축적되어, 웨이퍼가 메탈 CMP를 거친 후 각각의 웨이퍼에 대해 적용된 워터(water) 폴리싱 단계에도 불구하고 폴리싱 패드에 그러한 CMP 잔류물로써 점차 부하를 가한다.
통상적으로, 제 1 로트(lot)를 포함하는 복수의 웨이퍼, 즉 25 개의 웨이퍼 각각은 개별적으로 (워터 폴리싱 단계를 포함하는) 금속 CMP 공정을 거치고, 그 다음에는 제 2 로트를 포함하는 부가적인 복수의 웨이퍼, 즉 부가적인 25 개의 웨이퍼, 그리고 그 다음에는 제 3 로트를 포함하는 더 부가적인 복수의 웨이퍼, 즉 더 부가적인 25 개의 웨이퍼가 금속 CMP공정을 거친다. 그러한 3 로트의 웨이퍼, 즉 75 개의 웨이퍼가 순차적으로 처리된 다음에, 부수적인 CMP 잔류물을 실은 폴리싱 패드는 보통 새로운(깨끗한) 폴리싱 패드로 대체되고, 3 개 로트의 후속 사이클은 금속 CMP 공정을 거친다.
실험에 의하면, 많아도 약 3 개 로트의 웨이퍼, 즉 75 개의 웨이퍼가 동일한 폴리싱 패드에 의해 충분히 폴리싱될 수 있는데, 왜냐하면 그 위의 부수적인 CMP 잔류물이 점증적으로 부하를 가하기 때문이다. 실제로, 그러한 금속 CMP 잔류물이 폴리싱 패드 상에 점증적으로 부하를 가하고 그에 따라 웨이퍼 상의 연마 및 에칭 효과가 나타나면서, 동일한 로트의 웨이퍼에서 마지막으로 폴리싱되는 것들은 앞선 것들보다 더 심한 디싱 및 부식을 겪는다.
더 상세하게, 그렇게 폴리싱된 웨이퍼는 대체로 트렌치 내 금속 라인을 포함하는 다마신 패턴 영역 내에서 부대적인 디싱, 그리고 산화물 층의 인접 부분의 부식을 겪는다. 디싱은 예컨대 트렌치 내 금속 라인의 배열에서 오목한 함몰이 형성되는 것인데, 금속 CMP 중에 발생한다. 부식은 예컨대 산화물로 이루어진 층의 물질이 연관되어 불균등하게(고르지 않게), 국부적 또는 전반적으로 제거되는 것인데, 그 또한 금속 CMP 중에 발생한다.
디싱은 금속 라인 각각의 시트(sheet) 저항(RS) 성능에 부정적인 영향을 미친다. 이 점에서, 금속 라인의 주어진 너비에 대한 RS는 금속 물질의 저항률(resistivity)을 금속 라인의 두께(높이)로 나눈 몫이고, 라인이 나를 수 있는 전류량의 척도이다. 그러한 금속 라인 높이는 디싱 깊이가 증가함에 따라 감소한다. 금속 라인 횡단면 영역이 작을수록 라인이 나를 수 있는 전류가 작아진다. 따라서, 금속 CMP 중의 디싱은 생산된 최종적인 금속 구조의 저항율을 바람직하지 못하게 높인다.
부식은 후속되는 (더 높은) 금속화 레벨의 성능 특성에 부정적인 영향을 미친다. 부식은 웨이퍼 표면 상에 비평면성(non-planarity)을 도입하는데, 그것은 제거하기 어려운 금속 퍼들(puddle) 내에 더 높은 레벨로 결과적인 금속화 작용을 일으키고, 예컨대 상위 레벨 다마신 배열 내의 인접 금속 라인 간에 전기적 단락(shorting)을 유발할 수 있다.
근접 격리된 금속 라인을 복수의 반도체 웨이퍼 각각의 절연층에서 트렌치 내 개별적인 금속 라인으로서 형성하는 금속 CMP 공정이 바람직한데, 그것은 보통 사용되는 것 이외의 부가적인 소비 물질을 필요로 하지 않고 웨이퍼 생산량 또는 수율을 상당히 감소시키지 않으면서 결과적으로 디싱 및 부식을 최소화한다(감소시킨다).
본 발명은 반도체 웨이퍼 제조중 디싱(dishing)을 최소화하는(감소시키는) 금속 화학적 기계적 폴리싱(chemical mechanical polishing: CMP) 공정에 관한 것이다. 더 상세하게, 본 발명은 복수의 그러한 웨이퍼 각각에 대한 금속 CMP 공정에서 디싱 및 부식을 효과적으로 억제하여 실질적으로 디싱 및/또는 부식(erosion) 없이 금속 라인을 절연층 상의 트렌치(trench) 내 개별적인 라인으로서 제공하는 공정에 관한 것이다. 여기서 말하는 "반도체 웨이퍼"는 집적 회로 또는 다른 관련된 회로 구조를 제공하는데 사용되고, 특히 절연층 내에 금속 라인을 형성할 수 있는, 예컨대 실리콘으로 이루어진 임의의 미세전자 소자, 기판, 칩 등을 의미한다.
도 1A 내지 1C는 트렌치 내 금속 라인을 형성하는 금속층이 그 위에 배치된 트렌치를 포함하는 절연층을 갖는 반도체 웨이퍼를 부대적인 디싱 및 부식을 겪으면서 형성하는 통상의 스테이지(stage)를 도시하는 일련의 측단면도; 그리고
도 2A 내지 2C는 부대적인 디싱 및 부식을 최소화하면서(감소시키면서) 도 1A에 도시된 웨이퍼로부터 비롯된 그러한 반도체 웨이퍼를 형성하는 본 발명의 공정에 따른 스테이지를 도 1B 내지 1C와 유사하게 도시하는 일련의 측단면도이다.
어떤 부분은 도면을 이해하기 쉽도록 과장되게 도시되었으므로, 도면이 비율을 따르지 않고 있다는 점에 유의해야 한다.
종래기술의 결점은 본 발명에 따라 금속 화학적 기계적 폴리싱(CMP) 공정을제공하여 근접 격리된 금속 라인을 복수의 반도체 웨이퍼 각각의 절연층에서 트렌치 내 개별적인 금속 라인으로서 형성함으로써 회피될 수 있는데, 그것은 보통 사용되는 것 이외의 부가적인 소비 물질을 필요로 하지 않고 웨이퍼 생산량 또는 수율을 상당히 감소시키지 않으면서 웨이퍼 제조중에 결과적으로 디싱 및 부식을 최소화한다(감소시킨다).
본 발명에 따라 복수의 반도체 웨이퍼 제조중에 각 반도체 웨이퍼의 절연층 내의 트렌치 내에 형성된 금속 라인의 디싱을 최소화하는 CMP 공정은 각각의 웨이퍼에 대하여
해당되는 상기 웨이퍼의 상기 절연층 상에 배치되고, 개별적인 금속 라인을 형성하기 위한 상기 절연층의 상기 트렌치 내에 위치하는 하위 부분과 상기 하위 부분을 덮는 상위 부분을 갖는 금속층을 화학적 기계적으로 폴리싱하는 벌크(bulk) 폴리싱 단계인 제 1 단계; 그리고
오버폴리싱(overpolishing) 단계인 제 2 단계를 포함한다.
벌크 폴리싱 단계인 제 1 단계는 부수적인 화학적 기계적 폴리싱 잔류물을 생성하는 동안 금속층의 상위 부분의 벌크를 충분히 제거하고, 실질적으로 트렌치 내 금속층 하위 부분에 대한 디싱 없이 금속층 상위 부분의 최소화된 잔여물을 남기는 제 1 폴리싱 패드를 사용하여 달성된다.
오버폴리싱 단계인 제 2 단계에서는 금속층 하위 부분의 부대적인 디싱을 최소화하면서(감소시키면서) 금속 라인을 트렌치에 대응 배치된 개별적인 금속 라인으로서 제공할 정도로 금속층 상위 부분의 잔여물을 충분히 제거하는 제 2 폴리싱패드를 사용하여 폴리싱을 계속한다.
웨이퍼 각각은 제 1 폴리싱 패드를 사용하여 폴리싱하는 제 1 단계, 그리고 제 2 폴리싱 패드를 사용하여 폴리싱하는 제 2 단계를 거친다. 중요하게, 제 2 폴리싱 패드는 이전에 축적된 화학적 기계적 폴리싱 잔류물을 많아도 실질적으로 거의 포함하지 않는다. 즉, 비교적 새로운(깨끗한) 폴리싱 패드이다.
순차적으로, 부가적인 복수의 상기 웨이퍼 각각은 상기 제 1 및 제 2 단계를 거치는데, 상기 제 1 폴리싱 단계에서는 상기 제 2 폴리싱 패드가 사용되고, 상기 제 2 단계에서는 제 3 폴리싱 패드가 사용된다. 제 3 폴리싱 패드도 이전에 축적된 화학적 기계적 폴리싱 잔류물을 많아도 실질적으로 거의 포함하지 않는다. 즉, 비교적 새로운(깨끗한) 폴리싱 패드이다.
바람직하게는, 웨이퍼 각각은 실리콘을 포함하고, 절연층은 실리콘 이산화물을 포함하며, 금속층은 알루미늄, 구리 또는 텅스텐을 포함한다. 통상적으로, 절연층은 두께가 적어도 약 300 nm이고, 금속층은 두께가 약 200 내지 2000 nm이다. 바람직하게는, 제 1 단계는 약 30 내지 300 초 동안 약 2 내지 8 psi의 다운포스에서 달성되고, 제 2 단계는 약 5 내지 50 초 동안 약 2 내지 8 psi의 다운포스에서 달성된다.
선택적이지만 바람직하게는, 부착 촉진 확산 장벽을 형성하는 정지층, 예컨대 티타늄 / 티타늄 질화물(Ti/TiN)으로 이루어진 정지층이 절연층 및 금속층 사이에 배치된다. 통상적으로, 정지층은 약 5 내지 200 nm의 두께를 갖는다.
본 발명의 바람직한 실시예에 따라, CMP 공정은 각각의 웨이퍼에 대하여
해당되는 상기 웨이퍼의 상기 절연층 상에 배치되고, 개별적인 금속 라인을 형성하기 위한 상기 절연층의 상기 트렌치 내에 위치하는 하위 부분과 상기 하위 부분을 덮는 상위 부분을 갖는 금속층을 화학적 기계적으로 폴리싱하되, 부착 촉진 확산 장벽을 형성하는 정지층이 상기 절연층 및 상기 금속층 사이에 배치되어 사익 트렌치 내부로 확장하고,
부수적인 화학적 기계적 폴리싱 잔류물을 생성하는 동안 금속층의 상위 부분의 벌크를 충분히 제거하고 실질적으로 트렌치 내 금속층 하위 부분의 디싱 없이 금속층 상위 부분의 최소화된 잔여물을 남기고 정지층의 상기 부분을 트렌치 외부로 노출시키는 제 1 폴리싱 패드를 사용하여 달성되는 벌크 폴리싱 단계인 제 1 단계;
금속층 하위 부분의 부대적인 디싱을 최소화하면서 금속 라인을 트렌치 내에 대응 배치된 개별적인 금속 라인으로서 제공할 정도로 금속층 상위 부분의 잔여물을 충분히 제거하는 제 2 폴리싱 패드를 사용하여 폴리싱을 계속하는 오버폴리싱 단계인 제 2 단계를 포함한다.
이 경우에, 웨이퍼 각각은 제 1 폴리싱 패드를 사용하여 폴리싱하는 제 1 단계, 그 다음에는 제 2 폴리싱 패드를 사용하여 폴리싱하는 제 2 단계를 거치고, 또한 부가적인 복수의 상기 웨이퍼 각각이 상기 제 1 및 제 2 단계를 거치되, 상기 제 1 폴리싱 단계에서는 상기 제 2 폴리싱 패드를 사용하고, 상기 제 2 폴리싱 단계에서는 제 3 폴리싱 패드를 사용한다. 각각의 웨이퍼는 정지층을 화학적 기계적으로 폴리싱하여 그 부분을 트렌치 외부로 제거하는 제 3 폴리싱 단계를 거친다.중요하게, 제 2 폴리싱 패드 및 제 3 폴리싱 패드 각각은 이전에 축적된 화학적 기계적 폴리싱 잔류물을 많아도 실질적으로 거의 포함하지 않는다.
통상적으로, 더 부가적인 복수의 상기 웨이퍼 각각은 상기 제 1 및 제 2 단계를 거치는데, 상기 제 1 폴리싱 단계에서는 상기 제 3 폴리싱 패드가 사용되고, 상기 제 2 단계에서는 제 4 폴리싱 패드가 사용되며, 제 4 폴리싱 패드도 이전에 축적된 화학적 기계적 폴리싱 잔류물을 많아도 거의 포함하지 않는다.
본 발명은 또한 전술한 처리에 의해 형성된 해당 웨이퍼 제품을 고려한다.
본 발명은 첨부하는 도면 및 청구항과 함께 후술하는 상세한 설명으로부터 더 잘 이해될 수 있을 것이다.
이제 도 1A 내지 도 1C를 참조하면, 반도체 웨이퍼(10)를 형성하는 통상적인 스테이지를 도시하는 일련의 측단면도가 도시되어 있다. 웨이퍼(10)는 베이스(11), 절연층(12), 트렌치(13), 정지층(14), 금속층(15), 금속층 하위 부분(16), 금속 라인(17) 및 금속층 상위 부분(18)을 포함하고(도 1A 참조), 또한 금속 라인 표면(19), 정지층 표면(20), 산화물 층 표면(21), 디싱 형성물(22), 부식 형성물(23) 및 기준 평면(R)을 포함한다(도 1B 내지 1C 참조).
이제 도 1A를 참조하면, 웨이퍼(10)는 통상적으로 직경이 약 8 인치 (200 mm)인 원형 디스크 형상으로서, 실리콘으로 이루어져 있다. 그것은 예컨대 실리콘으로 이루어진 베이스(11)를 포함하는데, 그 베이스는 예컨대 두께가 적어도 약 300 nm(0.3 마이크론), 이를테면 약 500 nm인 예컨대 실리콘 이산화물로 이루어진 절연(산화물) 층(12)이 층간 유전체로서 덮여 있고, 절연층(12)은 트렌치(13)의 배열을 포함하는 다마신 패턴 영역이 제공되어 있다. 예컨대 알루미늄으로 이루어진 예컨대 두께가 약 200 내지 2000 nm(0.2 내지 2 마이크론), 이를테면 300 nm인 금속층(15)은 산화물 층(12) 상에 배치된다.
예컨대 티타늄 / 티타늄 질화물(Ti/TiN)으로 이루어진 예컨대 두께가 약 5 내지 2000 nm (0.005 내지 2 마이크론), 이를테면 약 50 nm인 정지층(14)은 선택적이지만 바람직하게는 산화물 층(12) 및 금속층(15) 사이에 통상적인 임시 부착 촉진 확산 장벽으로서 삽입된다.
트렌치 배열은 산화물 층(12) 내에 형성된 근접 격리된 트렌치(13)의 군을포함하되, 근접 격리된 트렌치(13)의 군은 금속층(15)의 하위 부분(16)으로 채워져, 트렌치(13) 내에 삽입된 근접 격리된 금속 라인(17)의 군을 포함하는 해당 금속 라인 배열을 형성하며, 이 점에서 금속층(15) 중 덮고 있는 상위 부분(18)과 여전히 접촉되어 있다.
도 1A는 통상적인 금속 CMP 공정을 거치기 이전의 통상적인 웨이퍼를 도시한다.
이제 도 1B를 참조하면, 금속층 하위 부분(16)으로부터 개별적인 금속 라인(17)을 형성하는 통상적인 금속 CMP 공정의 1단계(one-step) 제 1 스테이지가 완료된 후의 도 1A의 웨이퍼(10)에 대한 측단면도가 도시되어 있다. 도 1B에서, 도면번호 11 내지 14 및 16 내지 17은 도 1A의 그것들과 같다. 도 1B는 또한 금속 라인 표면(19), 정지층 표면(20), 산화물 층 표면(21), 디싱 형성물(22), 부식 형성물(23) 및 기준 평면(R)을 포함한다.
도시된 바와 같이, 통상적인 1단계 제 1 스테이지 금속 CMP는 금속층(15)의 상위 부분(18)을 제거하여, 정지층 표면(20)을 노출하고 금속 라인 표면(19)을 갖는 개별적인 금속 라인(17)을 트렌치(13) 내 금속층(15)의 하위 부분(16)의 해당 부분으로부터 형성한다. 그러나, 이것은 또한 산화물 층 표면(21)의 부분적인 노출 및 산화물 층(12)의 부대적인 부식을 초래한다. 결과적으로, 기준 평면(R)에 관하여, 전술한 부대적인 디싱 형성물(22)이 금속 라인(17) 내에 생성되고 해당 부식 형성물(23)이 산화 층(12) 내에 생성된다.
이 1단계 제 1 스테이지 금속 CMP는, 연마성 슬러리, 즉 예컨대알루미나(Al2O3)로 이루어진 연마성 콜로이드 폴리싱 입자 및 연관된 산화제의 수성 슬러리를 예컨대 약 100 내지 300 sccm, 이를테면 100 sccm의 유속으로 폴리싱 패드 상에 공급하는 동안, 약 20 내지 100 rpm, 이를테면 약 50 rpm에서, 예컨대 약 2 내지 8 psi, 이를테면 약 5 psi의 폴리싱 압력 다운포스 하에서, 예컨대 약 35 내지 350 초, 이를테면 약 160 초의 폴리싱 시간동안, 예컨대 폴리우레탄 섬유질 플라스틱 피복(sheeting) 물질로 이루어진 예컨대 직경이 약 20 인치인 회전 폴리싱 패드를 사용하여 달성된다.
이제 도 1C를 참조하면, 정지층(14)의 노출 부분이 제거되는 통상적인 CMP 공정의 제 2 스테이지가 완료된 후의 도 1B의 웨이퍼(10)에 대한 측단면도가 도시되어 있다. 도 1C에서, 도면번호 11 내지 14, 16 내지 17, 19, 21 내지 23 및 R은 도 1B의 그것들과 같다. 도시된 바와 같이, CMP 공정의 제 2 스테이지에서는 정지층(14)의 잔여 노출 부분을 트렌치(13) 밖으로(외부로) 제거하여 산화물 층 표면(21)을 완전히 노출시킨다.
도 1C에 의해 분명해지는 바와 같이, 이 점에서 금속 라인(17)은 (이제 제거된) 덮여진 금속층 상위 부분(18)을 통해 상호 연결되어 있지 않을 뿐만 아니라 정지층(14)의 (이제 제거된) 트렌치(13) 밖의 인접 노출 부분을 통해서도 상호 연결되어 있지 않으므로, 금속 라인(17) 간의 전기적 단락을 방지한다.
제 2 스테이지 CMP 공정은, 통상적인 조건하에서, 상이한 연마성 슬러리, 즉, 예컨대 실리카(SiO2)로 이루어진 연마성 콜로이드 폴리싱 입자와 그와 연관된산화제의 상이한 수성 슬러리를 사용하여 상이한 회전 폴리싱 패드를 사용하여 달성된다.
CMP 공정의 제 1 스테이지에서 사용된 연마성 콜로이드 폴리싱 입자 및 그와 연관된 산화제의 수성 슬러리는 산화물 층(12) 또는 정지층(14)의 노출 부분을 상당히 제거하지 않으면서 금속층 하위 부분(18)을 우선적이고 신속하게 제거하기 위해 고안되었다. 반면에, CMP 공정의 제 2 스테이지에서 사용되는 연마성 콜로이드 입자 및 그와 연관된 산화제의 수성 슬러리는 금속층 하위 부분(16) 또는 산화물 층(12)의 노출 부분을 상당히 제거하지 않으면서 정지층(14)의 노출 부분을 우선적이고 신속하게 제거하기 위해 고안되었다.
그러나, 전술한 바와 같이, 생성된 부수적 CMP 잔류물, 즉 연마성 입자 및 식각성(etchant) 액체가 금속 CMP 1단계 제 1 스테이지에서 폴리싱 패드 상에 점차 축적되기 때문에, 통상적으로 해당 웨이퍼는 점차 산화물 층(12)의 트렌치(13)에 인접한 부분의 전술한 부대적 부식뿐만 아니라 트렌치(13) 내에 형성된 금속 라인(17)의 다마신 배열에 대한 전술한 부대적 디싱 또한 겪게 된다.
이것은, 금속 CMP가 적절하게 달성되려면, 폴리싱 작업이 정지층(14)이 최초로 노출된(도 1B 참조) 후에도 계속되어 오버폴리싱이 충분히 이루어짐으로써 금속층(15)의 상위 부분(18)로부터의 모든 잔류 금속이 확실하게 제거되는 것이 중요하기 때문이다. 이러한 잔류 금속은 국부적 및/또는 전반적으로 비평면성으로 추적할 수 있는데, 주어진 웨이퍼(10) 내에서 삽입 구조, 즉 금속층 하위 부분(16)을 포함하는 트렌치(13)의 배열 밖에(외부에) 존재할 수 있다.
이러한 잔류 금속은 충분한 오버폴리싱에 의해 완전히 제거되어, 금속층 상위 부분(18)의 여전히 접촉된 잔류 부분을 통해 (그리고 순차적으로, 트렌치(13) 밖의 정지층(14)의 여전히 남아있는 부분을 통해) 금속층 하위 부분(16)으로부터 트렌치(13) 내에 형성된 인접 다마신 금속 라인(17) 간에 전기적 단락이 이루어지는 것을 방지해야 한다.
디싱 및 부식은 대개 금속 CMP 공정의 1단계 제 1 페이스(phase)의 오버폴리싱 최후 부분중 발생한다. 이것은 삽입된 금속 구조 즉 트렌치(13)의 다마신 패턴 내 금속 라인(17)을 형성하는 금속층 하위 부분(16) 및 정지층(14)이 더 이상 금속층 상위 부분(18)에 의해 덮여 보호되지 않고, 오히려 폴리싱 압력 다운포스의 인가 하에서 (도 1A 및 1B 참조) 폴리싱 패드가 회전하는 동안 수성 슬러리 및 부수적 CMP 폴리싱 잔류물의 연마 작용에 직접 노출되기 때문이다.
전술한 대로, 동일한 로트의 웨이퍼들에 대해서, 나중에 폴리싱된 것들이 먼저 폴리싱된 것들보다 더 심한 디싱 및 부식을 겪는다는 점이 알려져 있다. 그러나, 폴리싱 순서와 디싱 및 부식의 상이한 정도 간의 상관관계는 금속 CMP 사이클에서 사용되는 폴리싱 패드의 기계적 노화(마모의 정도)로 인한 것일 수가 없는데, 왜냐하면 CMP 잔류물을 채운(실은) 마모된 패드는 비교적 새로운(깨끗한) 패드보다 성질상 덜 순응적이고, 따라서 트렌치(13)의 다마신 패턴 내 산화물 층(12)과 금속층 하위 부분(16)의 디싱 및 부식을 덜 유발해야 하기 때문이다.
현시점에서 이 사실은 완전하게 이해되지 않고 있지만, 1단계 제 1 페이스 금속 CMP 공정의 결과 증가된 디싱 및 부식은 전술한 부수적 CMP 잔류물이 축적됨으로 인해 폴리싱 패드 부하가 점증된 결과로서 유발된 것으로 생각된다.
정지층(14)이 제외되는 대안적인 경우에서는 CMP 공정의 제 2 페이스도 제외된다. 그 대신, 산화물 층(12)이 최초로 노출된 이후에도 CMP 공정의 1단계 제 1 페이스의 오버폴리싱 최후 부분이 대응하여 계속됨으로써 금속층(15)의 상위 부분(18)으로부터 모든 잔류 금속이 제거되는 것을 보장한다. 전술한 대로, 이러한 잔류 금속은 충분한 오버폴리싱에 의해 완전히 제거되어, 금속층 상위 부분(18)의 여전히 접촉된 잔류 부분을 통해 금속층 하위 부분(16)으로부터 트렌치(13) 내에 형성된 인접 다마신 금속 라인(17) 간에 전기적 단락이 일어나는 것을 방지해야 한다.
이 대안적인 경우에서, 디싱 및 부식은 대개 유사하게 금속 CMP 공정의 1단계 제 1 페이스의 오버폴리싱 최후 부분중에 발생하는데, 왜냐하면 트렌치(13)의 다마신 패턴 내 산화물 층(12) 및 금속층 하위 부분(16)은 더 이상 금속층 상위 부분(18)에 의해 덮여 보호되지 않고, 산화물 층(12)은 정지층에 의해 덮여 보호되지 않기 때문이다. 대신에, 이 점에서 금속층 하위 부분(16) 및 산화물 층(12)은 모두 폴리싱 패드가 폴리싱 압력 다운포스의 인가 하에서 회전하는 동안 수성 슬러리 및 부수적 CMP 폴리싱 잔류물의 부식 작용에 직접 노출된다.
전술한 종래의 금속 CMP 공정과는 대조적으로, 본 발명에 따르면, 효과적인 2단계(two-step) 제 1 페이스 금속 CMP 시스템이 제공되어, 금속층 하위 부분(16) 및 산화물 층(12)이 금속 CMP 공정에 의해 노출되기 전에 폴리싱 패드에 실리는 부스러기의 부하(부대적 CMP 잔류물의 축적)을 감소시킴으로써 그러한 디싱 및 부식을 근본적으로 감소시키거나 최소화시킨다. 이것은 부수적 CMP 잔류물을 실은 폴리싱 패드를 이전에 축적된 부수적 CMP 잔류물을 많아도 실질적으로 거의 포함하지 않는 폴리싱 패드로 바꿈으로써, 즉 비교적 새로운(깨끗한) 폴리싱 패드로 바꿈으로써 달성된다.
이제 도 2A 내지 2C를 참조하면, 부대적 디싱 및 부식을 최소화하면서(감소시키면서) 도 1A에 도시된 웨이퍼(10)로부터 출발하여 반도체 웨이퍼(30)를 형성하는 본 발명의 공정에 따른 일련의 횡단면도가 도 1B 내지 도 1C와 유사하게 도시되어 있다.
이제 도 2A를 참조하면, 도면번호 11 내지 21은 도 1A 및 1B의 그것들과 같다. 도 2A는 또한 잔류 금속층 상위 부분(18a)를 포함한다. 도 A는 본 발명의 공정에 따른 금속 CMP 공정의 2단계 제 1 페이스 중 벌크 폴리싱 제 1 단계 후의 웨이퍼(30)의 상태를 도시한다.
이에 따라, 예컨대 약 20 내지 100 rpm, 이를테면 약 50 rpm에서, 예컨대 약 2 내지 8 psi, 이를테면 약 5 psi의 폴리싱 압력 다운포스 하에서, 약 20 내지 300 초, 예컨대 약 135 초의 제 1 단계 벌크 폴리싱 시간 동안, 연마성 슬러리, 즉 예컨대 알루미나(Al2O3)로 이루어진 연마성 콜로이드 폴리싱 입자 및 그와 연관된 산화제의 수성 슬러리를 예컨대 약 100 내지 300 sccm, 이를테면 약 100 sccm의 유량으로 폴리싱 패드 상에 공급하면서, 예컨대 폴리우레탄 섬유질 플라스틱 피복 물질로 이루어진 예컨대 직경이 약 20 인치인 제 1 회전 폴리싱 패드를 사용하는, 본발명의 2단계 제 1 스테이지 금속 CMP 공정 중 벌크 폴리싱 제 1 단계를 도 1A의 웨이퍼(10)가 거친다.
이 제 1 벌크 폴리싱 단계는, 부수적 CMP 폴리싱 잔류물의 해당 벌크 (다량의 또는 많은) 분량을 생성하는 동안 금속층(15)의 금속층 상위 부분(18)의 벌크를 제거하여 그 잔여물, 즉 잔류 금속층 상위 부분(18a)을 최소화하기에(감소시키기에) 충분한 시간 및 방식으로써, 그러나 디싱 및 부식이 거의 없이 달성된다. 이 점에서, 산화물 층 표면(21)이 여전히 정지층(14)에 의해 완전히 덮여 있는 동안, 정지층(14)의 소량의 부분이 금속층 상위 부분(18) 중 잔류 금속층 상위 부분(18a)으로 덮여 있는 반면에, 정지층 표면(20)의 주요 부분 및 트렌치(13) 내 금속층 하위 부분(16)의 금속 라인(17)의 금속 라인 표면(19)은 노출된다.
이제 도 2B를 참조하면, 금속층 하위 부분(16)으로부터 개별적인 금속 라인(17)을 형성하는 본 발명에 따른 금속 CMP 공정의 2단계 제 1 스테이지의 제 2 오버폴리싱 단계 후의 도 2A의 웨이퍼(30)의 측단면도가 도시되어 있다. 도 2B에서, 도면번호 11 내지 17 및 19 내지 21은 도 2A의 그것들과 동일하다. 도 2B는 또한 디싱 형성물(22') 및 부식 형성물(23'), 그리고 기준 평면(R)을 포함한다.
이에 따라, 도 2A의 웨이퍼(30)는 예컨대 직경이 20 인치이고 예컨대 폴리우레탄 섬유질 플라스틱 피복 물질로 이루어진, 비교적 새로운(깨끗한) 제 2 회전 폴리싱 패드, 즉 많아도 이전에 축적된 CMP 잔류물을 실질적으로 거의 포함하지 않는 폴리싱 패드, 그리고 바람직하게 깨끗한(새로운) 폴리싱 패드를 사용하는 본 발명의 2단계 제 1 스테이지 금속 CMP 공정의 오버폴리싱 제 2 단계를 거친다.
제 2 회전 폴리싱 패드는 폴리싱 패드 상에 연마성 슬러리, 즉 예컨대 알루미나(Al2O3)로 이루어진 연마성 콜로이드 폴리싱 입자 및 그와 연관된 산화제의 수성 슬러리를 예컨대 약 100 내지 300 sccm, 이를테면 약 100 sccm의 유량으로 공급하는 동안, 예컨대 약 20 내지 100 rpm, 이를테면 약 50 rpm에서, 예컨대 약 2 내지 8 psi, 이를테면 약 5 psi의 폴리싱 압력 다운포스 하에서, 약 5 내지 50 초, 이를테면 약 25 초의 제 2 단계 오버폴리싱 시간 동안 사용된다.
이 제 2 오버폴리싱 단계는 부대적인 디싱 및 부식을 최소화하면서(감소시키면서), 부수적 CMP 폴리싱 잔류물의 해당 오버폴리싱 (소량의 또는 적은) 분량을 생성하는 동안, 금속층 상위 부분(18)의 최소화된(감소된) 잔여물, 즉 잔류 금속층 상위 부분(18a)을 제거하기에 충분한 시간 및 방식으로써 제 1 벌크 폴리싱 단계의 폴리싱 작업을 계속한다. 제 2, 오버폴리싱, 단계는 트렌치(13) 내 금속층 하위 부분(16)의 금속 라인(17)을 트렌치 내에 대응하여 배치된 개별적인 금속 라인으로서 제공할 정도로 달성된다.
전술한 바와 같이, 금속층 상위 부분(18)의 그러한 잔여물은 충분한 오버폴리싱에 의해 완전히 제거되어, 금속층 상위 부분(18)의 여전히 인접한 잔류 부분을 통해(그리고 순차적으로 트렌치(13) 밖의 정지층(14)의 여전히 남아있는 부분을 통해) 금속층 하위 부분(16)으로부터 트렌치(13) 내에 형성된 인접 다마신 금속 라인(17) 간에 전기적 단락이 일어나는 것을 방지해야 한다.
이 점에서, 정지층(14)의 전반적인 표면(20)이 노출되는데, 왜냐하면 금속층상위 부분(18) 중 잔류 금속층 상위 부분(18a)이 완전히 제거되었기 때문이다. 정지층(14)의 작은 부분도 또한 제거되어 일부 트렌치(13)에 인접한 산화물 층(12)의 산화물 층 표면(21)을 노출시키고, 그 산화물 층(12)의 작은 부분 또한 제거된다(침식된다). 도 2B로부터, 기준 평면(R)에 관하여, 금속층 하위 부분(16)으로부터 트렌치(13) 내에 형성된 금속 라인(17)의 금속 라인 표면(19)이 오직 최소화된 디싱 형성물(22')을 포함하고, 트렌치(13)에 인접한 산화물 층(12)이 오직 최소화된 부식 형성물(23')을 부수적으로 포함하는 것을 볼 수 있다.
따라서, 본 발명에 따른 2단계 제 1 스테이지 금속 CMP는 금속층(15)의 덮고 있는 상위 부분(18)을 제거하여 정지층 표면(20)을 노출시키고 금속층(15)의 하위 부분(16)의 해당 부분으로부터 개별적인 금속 라인(17)을 형성하되, 부대적인 디싱 형성물(22')(도 1B의 22와 비교), 그리고 부수적인 부식 형성물(23')(도 1B의 23과 비교)의 생성을 최소화한다.
전형적인 실시예에서, 본 발명에 따른 2단계 CMP공정의 전체 폴리싱 시간 135 + 25 = 160 초는, 일반적으로 전술한 바와 같은 1단계 종래 기술 CMP공정의 전체 폴리싱 시간 160 초와 동일하다. 반면에, 1단계 종래 기술 CMP 공정에 부대되는 전술한 디싱 및 부식은, 종래 기술에 따라 지속적이고 비교적 연장된 1단계 제 1 페이스 CMP 공정을 통해 단일한 패드를 사용하는 대신 본 발명에 따라 비교적 새로운(깨끗한) 폴리싱 패드로써 비교적 짧은 인접 또는 제 2 단계를 적용함으로써 방지된다.
본 발명의 금속 CMP 공정의 제 1 스테이지의 이러한 비교적 짧은 인접 또는제 2 단계는 비교적 연장된 제 1 벌크 폴리싱 단계에 뒤따르며, 금속층 상위 부분(18)의 잔류 금속(18a)을 트렌치(13) 내의 금속층 하위 부분(16) 밖으로 제거하여 금속 라인(17)을 트렌치(13)의 배열 내 개별적인 금속 라인으로서 형성한다. 이러한 비교적 짧은 인접 또는 제 2 단계 중에서 이제 비교적 새로운 제 2 폴리싱 패드 상의 부수적 CMP 잔류물의 부하는 비교적 연장된 제 1 단계에서 사용되는 제 1 폴리싱 패드 상의 부하에 비해 미소한(minimal) 것으로 여겨지고, 따라서 트렌치(13) 내 층 하위 부분(16)의 노출 금속 라인(17)에 미치는 디싱 및 부식의 영향은 중요하지 않은(작은) 정도이다.
유익하게, 본 발명의 2단계 제 1 스테이지 금속 CMP 공정은 다른 방식에서 필요했던 것들 이외에 부가적인 소비 물질을 필요로 하지 않으면서 바람직한 웨이퍼 폴리싱 결과를 달성하고, 웨이퍼 생산량 또는 수율을 상당히 감소시키지 않는다.
이제 도 2C를 참조하면, 정지층(14)의 노출 부분이 제거되는 CMP 공정의 제 2 스테이지(본 발명의 공정에서 제 3 단계)가 완료된 후의 도 2B의 웨이퍼(30)에 대한 측단면도가 도시되어 있다. 도 2C에서, 도면번호 11 내지 14, 16 내지 17, 19, 21, 22', 23' 및 R은 도 2B의 그것들과 동일하다. 도 2C로부터, 도 1C의 경우와 같이, 본 발명에 따른 CMP 공정의 제 2 스테이지는 정지층(14)의 노출 부분을 트렌치(13) 밖으로 완전히 제거하고 산화물 층 표면(21)을 노출시키는 것을 볼 수 있다.
도 2C로부터 분명해지는 바와 같이, 이 점에서 금속 라인(17)은 (이제 제거된) 덮고 있는 금속층 상위 부분(18)을 통해 상호 연결되어 있지 않을 뿐 아니라, 정지층(14)의 (이제 제거된) 트렌치(13) 밖의 인접 노출 부분을 통해서도 상호 연결되어 있지 않으므로, 금속 라인(17) 간의 전기적 단락을 방지한다.
여기서 또한, 제 2 스테이지 CMP공정은 통상적인 조건 하에서 상이한 연마성 슬러리, 즉 예컨대 실리카(SiO2)로 이루어진 연마성 콜로이드 폴리싱 입자 및 그와 연관된 산화제의 상이한 수성 슬러리를 사용하여 상이한 회전 폴리싱 패드에 의해 달성된다. 전술한 바와 같이, CMP공정의 제 1 스테이지에서 사용되는 연마성 콜로이드 폴리싱 입자 및 그와 연관된 산화제의 수성 슬러리는 정지층(14)의 노출 부분 또는 산화물 층(12)을 상당히 제거하지 않으면서 금속층 상위 부분(18)을 우선적이고 신속하게 제거하도록 고안되어 있는 반면에, CMP공정의 제 2 스테이지에서 사용되는 연마성 콜로이드 폴리싱 입자 및 그와 연관된 산화제의 수성 슬러리는 금속층 하위 부분(16) 또는 산화물 층(12)의 노출 부분을 상당히 제거하지 않으면서 정지층(14)의 노출 부분을 우선적이고 신속하게 제거하도록 고안되어 있다.
다시, 정지층(14)이 제외되는 대안적 경우에는 CMP 공정의 제 2 페이스(본 발명의 공정에서 제 3 단계)도 또한 제외된다. 대신에, CMP 공정의 제 1 페이스의 제 2 오버폴리싱 단계는 산화물 층(12)이 최초로 노출된 후에도 계속되어 금속층(15)의 상위 부분(18)으로부터 모든 잔류 금속을 확실하게 제거함으로써, 금속층 상위 부분(18)의 여전히 접촉된 잔여 부분을 통해 금속층 하위 부분(16)으로부터 트렌치(13) 내에 형성된 인접 다마신 금속 라인(17) 간에 전기적 단락이 일어나는 것을 방지한다.
이 대안적인 경우에서, 디싱 및 부식은 유사하게 대부분 금속 CMP 공정의 제 1 페이스의 제 2 오버폴리싱 단계에서 발생하는데, 왜냐하면 금속층 하위 부분(16) 및 트렌치(13)의 다마신 패턴 내에 형성된 금속 라인(17)은 더 이상 금속층 상위 부분(18)에 의해 덮여서 보호되지 않으며, 산화물 층(12)은 정지층에 의해 덮여 보호되지 않기 때문이다. 대신에, 이 점에서 그러한 금속층 하위 부분(16) 및 산화물 층(12)은 모두 폴리싱 패드가 폴리싱 압력 다운포스의 인가 하에서 회전하는 동안 수성 슬러리 및 부수적 CMP 폴리싱 잔류물의 연마 작용에 직접 노출된다.
본 발명에 따르면, 제 1 폴리싱 패드의 사용은, 이를테면 통상적인 방식의 폴리싱 패드 턴테이블 전류 추적에 의해, 또는 폴리싱 시간 간격, 정지층(14)의 노출 표면 도달시 폴리싱 패드의 온도 변화 등과 같은 다른 종래의 감지 기술에 의해 지시되는 정지층(14)의 최초의 노출시에(도 2A 참조), 즉 트렌치(13) 내 금속층 하위 부분(16)의 금속 라인(17)의 최초의 노출시에 제 2 폴리싱 패드의 사용으로 바뀐다.
본 발명에 따르면, 제 1 벌크 폴리싱 단계는 제 1 통상적 CMP 장치(도시되지 않음) 내의 웨이퍼 각각에 대하여 제 1 폴리싱 패드를 사용하여 개별적으로 수행될 수 있고, 제 2 오버폴리싱 단계는 유사한 제 2 통상적 CMP 장치(도시되지 않음) 내의 웨이퍼 각각에 대하여 제 2 폴리싱 패드를 사용하여 개별적으로 수행될 수 있다.
이러한 방법으로, CMP 공정의 제 1 페이스의 인접 또는 제 2 오버폴리싱 단계 동안, 그 각각이 이전에 제 1 CMP 장치 내에서 제 1 폴리싱 패드의 사용에 의해 CMP 공정의 제 1 페이스의 제 1 벌크 폴리싱 단계를 거친 복수의 웨이퍼들은 각각 개별적으로 제 2 CMP 장치로 전환되어, 이전의 부하가 많아도 미소한(minimal), 즉 이전에 축적된 부수적 CMP 잔류물을 많아도 거의 포함하지 않는 비교적 새로운(깨끗한) 제 2 폴리싱 패드에 의해 적용됨으로써, 트렌치(13) 내 금속층 하위 부분(16)으로부터 개별적인 금속 라인(17)이 생성됨에 있어서(도 2B 참조) 관련되는 디싱 및 부식을 최소화할 수 있다.
실제로, 도 2B를 도 2A와 비교하여 알 수 있는 바와 같이, 본 발명의 CMP 공정의 제 1 페이스의 제 2 오버폴리싱 단계 동안, 오직 금속층(15) 중 금속층 상위 부분(18)의 잔류 금속(18a)만 제거된다. 이리하여, 제 2 폴리싱 패드의 부하는, 긴 제 1 벌크 폴리싱 단계 중의 제 1 폴리싱 패드의 더 빠른(높은) 제거 속도, 예컨대 웨이퍼당 약 135 초의 부하보다 더 완화된 조건에서, 즉 짧은 제 2 오버폴리싱 단계 중의 훨씬 더 느린(낮은) 제거 속도, 예컨대 웨이퍼당 약 25 초의 폴리싱 시간동안 가해한다.
제 2 폴리싱 패드 상의 부하가 단지 소량으로 (조금만) 증가됨으로써, 주어진 웨이퍼에 대해 보통 제 2 오버폴리싱 단계의 마지막에 수행되는 고려되는 워터 폴리싱 단계는 다음 웨이퍼, 예컨대 처리중인 로트 내 복수의 웨이퍼들이 제 2 오버폴리싱 단계를 거치기 전에, 그로부터의 부수적 CMP 잔류물 중 많은 비율의 제거를 촉진한다. 순차적으로, 이 워터 폴리싱 단계에서 부수적 CMP 잔류물 중 많은 비율을 제거하는 것은, 주어진 복수의 웨이퍼, 즉 주어진 수의 웨이퍼 로트, 예컨대 각각 25 개의 웨이퍼를 포함하는 3 개의 로트에 대한 CMP 처리 중에 제 2 폴리싱 패드 상에 축적된 부수적 CMP 잔류물의 부하율이 최소화되도록 돕는다.
제 2 폴리싱 패드 상에서 부하가 단지 소량으로(적게) 증가하므로, 주어진 웨이퍼에 대하여 보통 제 2 오버폴리싱 단계의 마지막에 수행되는 고려된 워터 폴리싱 단계는, 다음 웨이퍼, 예컨대 처리 중인 로트의 복수의 웨이퍼가 제 2 오버폴리싱 단계를 거치기 전에, 그로부터의 부수적 CMP 잔류물의 많은 비율의 제거를 촉진한다. 순차적으로, 부수적 CMP 잔류물의 많은 비율에 대한 이 워터 폴리싱 단계의 제거는, 주어진 복수의 웨이퍼, 즉 주어진 수의 웨이퍼 로트, 예컨대 각각 25 개의 웨이퍼를 포함하는 3 개의 로트에 대한 CMP 처리 중에 제 2 폴리싱 패드 상에 축적된 부수적 CMP 잔류물의 부하율이 최소화되도록 돕는다.
제 2 폴리싱 패드가 짧은 제 2 오버폴리싱 단계에서 사용되어 고려된 수의 웨이퍼 로트, 예컨대 각각 25 개의 웨이퍼를 포함하는 3 개의 로트, 합계 75 개의 웨이퍼(로트 1 내지 3)를 처리한 후, 이제 축적된 CMP 잔류물을 상당히 실은 제 1 폴리싱 패드는 긴 제 1 벌크 폴리싱 단계에서 사용되는 제 2 폴리싱 패드에 의해 제 1 CMP 장치 상에서 효과적으로 대체될 수 있고, 이전에 축적된 CMP 잔류물을 많아도 거의 포함하지 않는 제 3 폴리싱 패드, 즉 비교적 새로운(깨끗한) 폴리싱 패드는 후속 웨이퍼 로트, 예컨대 추가적인 3 개의 로트, 합계 75 개의 웨이퍼(로트 4 내지 6)의 처리와 관련된 짧은 제 2 오버폴리싱 단계에서 제 2 CMP 장치 상에서 제 2 폴리싱 패드를 대체하여 사용될 수 있다.
그 다음에, 순차적으로 이제 축적된 CMP 잔류물을 상당히 실은 제 2 폴리싱패드는 긴 제 1 벌크 폴리싱 단계에서 사용되는 제 3 폴리싱 패드에 의해 제 1 CMP 장치 상에서 대체될 수 있고, 이전에 축적된 CMP 잔류물을 거의 포함하지 않는 제 4 폴리싱 패드, 즉 비교적 새로운(깨끗한) 폴리싱 패드는 제 2 CMP 장치 상에서 제 3 폴리싱 패드를 대체하여 부가적인 웨이퍼, 예컨대 부가적인 3 개의 로트, 합계 75 개의 웨이퍼(로트 7 내지 9)를 처리하는 짧은 제 2 오버폴리싱 단계에서 사용될 수 있다.
대안적으로, 제 1 폴리싱 패드가 축적된 CMP 잔류물을 상당히 축적하게 된 후, 예컨대 3 개의 로트, 합계 75 개의 웨이퍼(로트 1 내지 3)가 제 1 벌크 폴리싱 단계를 거친 후, 제 1 폴리싱 패드는 제 3 폴리싱 패드에 의해 제 1 CMP 장치 상에서 대체될 수 있다. 그리고는, 줄곧 제 2 CMP 장치 상에 머물러 있는 제 2 폴리싱 패드는 다음의 복수의 웨이퍼, 예컨대 부가적인 3 개의 로트, 합계 75 개의 웨이퍼(로트 4 내지 6)에 관한 제 1 벌크 폴리싱 단계에서 그러한 제 2 CMP 장치 상에서 사용될 수 있고, 제 3 폴리싱 패드는 동일한 복수의 웨이퍼(로트 4 내지 6)에 관한 제 2 오버폴리싱 단계에서 제 1 CMP 장치 상에서 사용될 수 있다.
순차적으로, 제 2 폴리싱 패드가 축적된 CMP 잔류물을 상당히 싣게 된 후, 예컨대 그러한 3 개의 로트(로트 4 내지 6)가 제 2 CMP 장치 상에서 제 1 벌크 폴리싱 단계를 거친 후, 제 2 폴리싱 패드는 제 2 CMP 장치 상에서 제 4 폴리싱 패드로 대체될 수 있다. 그리고는, 줄곧 제 1 CMP 장치 상에 머물러 있는 제 3 폴리싱 패드는 다음의 복수의 웨이퍼, 예컨대 부가적인 3 개의 로트, 합계 75 개의 웨이퍼(로트 7 내지 9)에 관한 제 1 벌크 폴리싱 단계에서 제 1 CMP 장치 상에서사용될 수 있고, 제 4 폴리싱 패드는 제 2 CMP 장치 상에서 동일한 복수의 웨이퍼(로트 7 내지 9)에 관한 제 2 오버폴리싱 단계에서 사용될 수 있다.
실제로, 본 발명의 2단계 제 1 페이스 금속 CMP 공정(도 1A 및 도 2A 내지 2B 참조)은 다른 방식에서 필요로 하는 것들 이외의 소비 물질을 소모하지 않으면서 바람직한 웨이퍼 폴리싱 성과를 달성하고, 웨이퍼 생산량 또는 수율을 상당히 감소시키지 않는다.
CMP 공정의 제 2 페이스 이후(도 2C 참조) 그 다음의 부가적인 처리 이전에, 각각의 웨이퍼는 통상의 방식으로 트렌치(13)의 배열 위에 중간층 유전체 코팅을 입히는 것과 같은 부가적인 처리를 거칠 수 있다.
유익하게, 본 발명의 2단계 제 1 페이스 CMP 공정(도 1A 및 도 2A 내지 2B 참조)은 종래 기술의 1단계 제 1 페이스 CMP 공정(도 1A 내지 도 1B 참조)보다 트렌치(13) 내 금속 라인(17)의 디싱을 소량으로(더 낮은 정도로) 할 수 있거나 감소시킬 수 있고, 산화물 층(12)의 부식을 소량으로(더 낮은 정도로) 할 수 있거나 감소시킬 수 있다.
이에 따라, 전술한 구체적인 실시예는 단지 본 발명의 일반 원리에 대하여 예시적인 것으로 해석될 수 있다. 다양한 변형이 설명된 원리에 따라 제공될 수 있다.

Claims (22)

  1. 복수의 반도체 웨이퍼 제조중에 각 반도체 웨이퍼의 절연층의 트렌치(trench) 내에 형성되는 금속 라인의 디싱(dishing)을 최소화하는 화학적 기계적 폴리싱(polishing) 공정에 있어서,
    상기 웨이퍼 각각에 대하여,
    해당되는 상기 웨이퍼의 상기 절연층 상에 배치되고, 개별적인 금속 라인을 형성하기 위한 상기 절연층의 상기 트렌치 내에 위치하는 하위 부분과 상기 하위 부분을 덮는 상위 부분을 갖는 금속층을 화학적 기계적으로 폴리싱하되,
    부수적인 화학적 기계적 폴리싱 잔류물을 생성하는 동안 상기 금속층의 상기 상위 부분의 벌크(bulk)를 충분히 제거하고 실질적으로 상기 트렌치 내 상기 금속층 하위 부분의 디싱 없이 상기 금속층 상위 부분의 최소화된 잔여물을 남기는 제 1 폴리싱 패드를 사용하여 달성되는 벌크 폴리싱 단계인 제 1 단계;
    상기 금속층 하위 부분의 부대적인 디싱을 최소화하면서 상기 금속 라인을 상기 트렌치 내에 대응 배치된 개별적인 금속 라인으로서 제공할 정도로 상기 금속층 상위 부분의 상기 잔여물을 충분히 제거하는 제 2 폴리싱 패드를 사용하여 폴리싱을 계속하는 오버폴리싱(overpolishing) 단계인 제 2 단계를 포함하되;
    상기 웨이퍼 각각은 상기 제 1 폴리싱 패드를 사용하여 폴리싱하는 상기 제 1 단계 및 상기 제 2 폴리싱 패드를 사용하여 폴리싱하는 상기 제 2 단계를 거치는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  2. 제 1 항에 있어서,
    상기 제 2 폴리싱 패드가 이전에 축적된 화학적 기계적 폴리싱 잔류물을 많아도 실질적으로 거의 포함하지 않는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  3. 제 1 항에 있어서,
    부가적인 복수의 상기 웨이퍼 각각이 상기 제 1 및 제 2 단계를 거치되, 상기 제 1 폴리싱 단계에서 상기 제 2 폴리싱 패드를 사용하고, 상기 제 2 단계에서 제 3 폴리싱 패드를 사용하는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  4. 제 3 항에 있어서,
    상기 제 3 폴리싱 패드가 이전에 축적된 화학적 기계적 폴리싱 잔류물을 미많아도 실질적으로 거의 포함하지 않는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  5. 제 1 항에 있어서,
    상기 웨이퍼 각각이 실리콘을 포함하고, 상기 절연층은 실리콘 이산화물을 포함하며, 상기 금속층은 알루미늄, 구리 및 텅스텐으로 이루어진 군으로부터 선택되는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  6. 제 1 항에 있어서,
    상기 절연층은 적어도 약 300 nm의 두께를 갖고 상기 금속층은 약 200 내지 2000 nm의 두께를 갖는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  7. 제 1 항에 있어서,
    상기 제 1 단계는 약 30 내지 300 초 동안 약 2 내지 8 psi의 다운포스(downforce)에서 달성되고, 상기 제 2 단계는 약 5 내지 50 초 동안 약 2 내지 8 psi의 다운포스에서 달성되는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  8. 제 1 항에 있어서,
    부착 촉진 확산 장벽을 형성하는 정지층이 상기 절연층 및 상기 금속층 사이에 배치되는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  9. 제 8 항에 있어서,
    상기 웨이퍼 각각이 실리콘을 포함하고, 상기 절연층은 실리콘 이산화물을 포함하며, 상기 금속층은 알루미늄, 구리 및 텅스텐으로 이루어진 군으로부터 선택되고, 상기 정지층은 티타늄 / 티타늄 질화물을 포함하는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  10. 제 8 항에 있어서,
    상기 절연층은 적어도 약 300 nm의 두께를 갖고, 상기 금속층은 약 200 내지 2000 nm의 두께를 가지며, 상기 정지층은 약 5 내지 200 nm의 두께를 갖는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  11. 제 8 항에 있어서,
    상기 제 1 단계는 약 30 내지 300 초 동안 약 2 내지 8 psi의 다운포스에서 달성되고, 상기 제 2 단계는 약 5 내지 50 초 동안 약 2 내지 8 psi의 다운포스에서 달성되는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  12. 복수의 반도체 웨이퍼 제조중에 각 반도체 웨이퍼의 절연층의 트렌치 내에 형성되는 금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정에 있어서,
    상기 웨이퍼 각각에 대하여,
    해당되는 상기 웨이퍼의 상기 절연층 상에 배치되고, 개별적인 금속 라인을 형성하기 위한 상기 절연층의 상기 트렌치 내에 위치하는 하위 부분과 상기 하위 부분을 덮는 상위 부분을 갖는 금속층을 화학적 기계적으로 폴리싱하되, 부착 촉진 확산 장벽을 형성하는 정지층이 상기 절연층 및 상기 금속층 사이에 배치되어 사익 트렌치 내부로 확장하고,
    부수적인 화학적 기계적 폴리싱 잔류물을 생성하는 동안 상기 금속층의 상기 상위 부분의 벌크를 충분히 제거하고 실질적으로 상기 트렌치 내 상기 금속층 하위 부분의 디싱 없이 상기 금속층 상위 부분의 최소화된 잔여물을 남기고 상기 정지층의 상기 부분을 상기 트렌치 외부로 노출시키는 제 1 폴리싱 패드를 사용하여 달성되는 벌크 폴리싱 단계인 제 1 단계;
    상기 금속층 하위 부분의 부대적인 디싱을 최소화하면서 상기 금속 라인을 상기 트렌치 내에 대응 배치된 개별적인 금속 라인으로서 제공할 정도로 상기 금속층 상위 부분의 상기 잔여물을 충분히 제거하는 제 2 폴리싱 패드를 사용하여 폴리싱을 계속하는 오버폴리싱 단계인 제 2 단계를 포함하되;
    상기 웨이퍼 각각은 상기 제 1 폴리싱 패드를 사용하여 폴리싱하는 상기 제 1 단계 및 상기 제 2 폴리싱 패드를 사용하여 폴리싱하는 상기 제 2 단계를 거치고,
    부가적인 복수의 상기 웨이퍼 각각이 상기 제 1 및 제 2 단계를 거치되, 상기 제 1 폴리싱 단계에서 상기 제 2 폴리싱 패드를 사용하고, 상기 제 2 폴리싱 단계에서 제 3 폴리싱 패드를 사용하는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  13. 제 12 항에 있어서,
    상기 제 2 폴리싱 패드가 이전에 축적된 화학적 기계적 폴리싱 잔류물을 많아도 실질적으로 거의 포함하지 않고, 상기 제 3 폴리싱 패드가 이전에 축적된 화학적 기계적 폴리싱 잔류물을 많아도 거의 포함하지 않는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  14. 제 12 항에 있어서,
    상기 웨이퍼 각각이 실리콘을 포함하고, 상기 절연층은 실리콘 이산화물을 포함하며, 상기 금속층은 알루미늄, 구리 및 텅스텐으로 이루어진 군으로부터 선택되고, 상기 정지층은 티타늄 / 티타늄 질화물을 포함하는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  15. 제 12 항에 있어서,
    상기 절연층은 적어도 약 300 nm의 두께를 갖고, 상기 금속층은 약 200 내지 2000 nm의 두께를 가지며, 상기 정지층은 약 5 내지 200 nm의 두께를 갖는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  16. 제 12 항에 있어서,
    상기 제 1 단계는 약 30 내지 300 초 동안 약 2 내지 8 psi의 다운포스에서 달성되고, 상기 제 2 단계는 약 5 내지 50 초 동안 약 2 내지 8 psi의 다운포스에서 달성되는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  17. 복수의 반도체 웨이퍼 제조중에 각 반도체 웨이퍼의 절연층의 트렌치 내에 형성되는 금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정에 있어서,
    상기 웨이퍼 각각에 대하여,
    해당되는 상기 웨이퍼의 상기 절연층 상에 배치되고, 개별적인 금속 라인을 형성하기 위한 상기 절연층의 상기 트렌치 내에 위치하는 하위 부분과 상기 하위 부분을 덮는 상위 부분을 갖는 금속층을 화학적 기계적으로 폴리싱하되, 부착 촉진 확산 장벽을 형성하는 정지층이 상기 절연층 및 상기 금속층 사이에 배치되어 사익 트렌치 내부로 확장하고,
    부수적인 화학적 기계적 폴리싱 잔류물을 생성하는 동안 상기 금속층의 상기 상위 부분의 벌크를 충분히 제거하고 실질적으로 상기 트렌치 내 상기 금속층 하위 부분의 디싱 없이 상기 금속층 상위 부분의 최소화된 잔여물을 남기고 상기 정지층의 상기 부분을 상기 트렌치 외부로 노출시키는 제 1 폴리싱 패드를 사용하여 달성되는 벌크 폴리싱 단계인 제 1 단계;
    상기 금속층 하위 부분의 부대적인 디싱을 최소화하면서 상기 금속 라인을 상기 트렌치 내에 대응 배치된 개별적인 금속 라인으로서 제공할 정도로 상기 금속층 상위 부분의 상기 잔여물을 충분히 제거하는 제 2 폴리싱 패드를 사용하여 폴리싱을 계속하는 오버폴리싱 단계인 제 2 단계를 포함하되;
    상기 웨이퍼 각각은 상기 제 1 폴리싱 패드를 사용하여 폴리싱하는 상기 제 1 단계 및 상기 제 2 폴리싱 패드를 사용하여 폴리싱하는 상기 제 2 단계를 거치고,
    부가적인 복수의 상기 웨이퍼 각각이 상기 제 1 및 제 2 단계를 거치되, 상기 제 1 폴리싱 단계에서 상기 제 2 폴리싱 패드를 사용하고, 상기 제 2 폴리싱 단계에서 제 3 폴리싱 패드를 사용하며,
    그 후 상기 정지층을 화학적 기계적으로 폴리싱하여 상기 정지층의 상기 부분을 상기 트렌치의 외부로 제거하는 제 3 폴리싱 단계를 상기 웨이퍼 각각이 거치는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  18. 제 17 항에 있어서,
    상기 제 2 폴리싱 패드가 이전에 축적된 화학적 기계적 폴리싱 잔류물을 많아도 실질적으로 거의 포함하지 않고, 상기 제 3 폴리싱 패드가 이전에 축적된 화학적 기계적 폴리싱 잔류물을 많아도 실질적으로 거의 포함하지 않는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  19. 제 17 항에 있어서,
    더 부가적인 복수의 상기 웨이퍼 각각이 상기 제 1 및 제 2 단계를 거치되, 상기 제 1 단계에서 상기 제 3 폴리싱 패드를 사용하고, 상기 제 2 단계에서 제 4폴리싱 패드를 사용하는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  20. 제 19 항에 있어서,
    상기 제 4 폴리싱 패드가 이전에 축적된 화학적 기계적 폴리싱 잔류물을 많아도 실질적으로 거의 포함하지 않는
    금속 라인의 디싱을 최소화하는 화학적 기계적 폴리싱 공정.
  21. 제 1 항의 공정에 의해 형성된 웨이퍼.
  22. 제 17 항의 공정에 의해 형성된 웨이퍼.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100725709B1 (ko) * 2006-07-21 2007-06-07 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10163570A1 (de) 2001-12-21 2003-07-10 Solvay Barium Strontium Gmbh Neue Verwendung für Erdalkalimetallsalze
CN101456151B (zh) * 2007-12-13 2013-04-17 中芯国际集成电路制造(上海)有限公司 化学机械研磨及其终点检测方法
CN111435639B (zh) * 2018-12-26 2023-05-05 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3216104B2 (ja) * 1991-05-29 2001-10-09 ソニー株式会社 メタルプラグ形成方法及び配線形成方法
US6001730A (en) * 1997-10-20 1999-12-14 Motorola, Inc. Chemical mechanical polishing (CMP) slurry for polishing copper interconnects which use tantalum-based barrier layers
JP3371775B2 (ja) * 1997-10-31 2003-01-27 株式会社日立製作所 研磨方法
WO1999046081A1 (en) * 1998-03-11 1999-09-16 Strasbaugh Multi-step chemical mechanical polishing process and device
US6218306B1 (en) * 1998-04-22 2001-04-17 Applied Materials, Inc. Method of chemical mechanical polishing a metal layer
US6261157B1 (en) * 1999-05-25 2001-07-17 Applied Materials, Inc. Selective damascene chemical mechanical polishing
US7041599B1 (en) * 1999-12-21 2006-05-09 Applied Materials Inc. High through-put Cu CMP with significantly reduced erosion and dishing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100725709B1 (ko) * 2006-07-21 2007-06-07 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

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US6943113B1 (en) 2005-09-13
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