KR20020091446A - 박막 트랜지스터 액정표시장치 제조방법 - Google Patents

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KR20020091446A
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Abstract

본 발명은 소오스/드레인 전극과 데이터 버스 라인의 선폭 감소를 방지할 수 있는 박막 트랜지스터 액정표시장치 제조방법을 개시한다. 개시된 본 발명은, 투명성 절연기판 상에 게이트용 금속막을 증착하는 단계; 상기 게이트용 금속막을 식각하여 게이트 라인 및 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 기판의 전영역 상에 게이트 절연막(SiNx), 비정질 실리콘막(a-Si:H), 도핑된 실리콘막(n+ a-Si:H) 및 소오스/드레인 금속막을 차례로 증착하는 단계; 상기 소오스/드레인 금속막 상에 포토레지스트막을 도포하고, 그레이톤 마스크를 사용하여 하프톤 패턴을 형성하는 단계; 상기 하프톤 패턴을 이용하여 소오스/드레인 금속막을 식각하여, 소오스/드레인 전극이 형성될 영역을 한정하고, 동시에 데이터 버스 라인을 형성하며, 연속해서 비도핑된 실리콘막(n+ a-Si:H), 도핑된 실리콘막(n+ a-Si:H)및 게이트 절연막(SiNx)을 식각는 단계; 상기 하프톤 패턴의 포토레지스트막이 상기 식각된 소오스/드레인 금속막과 데이터 버스 라인을 커버(cover)할 수 있도록 베이킹하는 단계; 상기 베이킹된 하프톤 패턴 채널부 영역의 포토레지스트막을 에싱하고, 차례로 소오스/드레인 금속막과 도핑된 비정질 실리콘막(a-Si:H)을 식각하여, 상기 소오스/드레인 전극, 오믹 콘텍층 및 채널층을 동시에 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

박막 트랜지스터 액정표시장치 제조방법{METHOD OF MANUFACTURING THIN FILM TRANSISTOR LIQUID CRYSTAL DISPALY}
본 발명은 액정표시장치 제조 방법에 관한 것으로서, 보다 구체적으로는 베이킹 과정을 추가하여 소오스/드레인 전극과 데이터 버스 라인의 선폭 감소를 방지할 수 있는 박막 트랜지스터 액정표시장치 제조방법에 관한 것이다.
일반적으로 액정표시장치를 제조하는 방법에는 사용되는 마스크 수에 따라5, 6, 7 마스크 공정으로 나뉘어진다.
여기서, 마스크 수의 증가는 액정표시장치의 제조 단가와 밀접한 관계가 있으므로, 마스크 수를 감소시키는 방안이 중요 연구분야중의 하나이다.
최근에는 소오스/드레인 전극과 엑티브 층을 동시에 형성하는 4마스크 공정이 제안되어 사용되고 있다.
도 1a 내지 도 1f는 종래 기술에 따라 박막 트랜지스터 액정표시장치의 소오스/드레인 전극 제조 마스크 공정을 도시한 단면도이다.
도 1a에 도시한 바와 같이, 유리 기판 상에 게이트 전극과 게이트 버스 라인(도시하지 않음)을 형성한 다음, 상기 유리기판(10) 상의 전영역 상에 게이트 절연막(SiNx)(1)과 비정질 실리콘막(a-Si:H)및 도핑된 실리콘막(n+ a-Si:H)(이하, 엑티브층(3)이라 한다)과 소오스/드레인 금속막(5)을 차례로 증착한다.
도 1b에 도시한 바와 같이, 상기 소오스/드레인 금속막(5) 상에 포토 레지스트를 도포하고, 그레이톤 마스크(도시하지 않음)를 사용하여 하프톤 패턴(7)을 형성한다.
도 1c에 도시한 바와 같이, 상기 하프톤 패턴(7)을 사용하여 상기 소오스/드레인 금속막(5)을 식각하여 소오스/드레인 전극(5a)이될 영역을 한정한다. 이와 동시에 데이터 버스 라인(도시하지 않음)을 형성하고, 계속해서 도 1d에 도시한 바와 같이, 상기 엑티브 층(3)을 식각한다.
또한, 도 1e에 도시한 바와 같이, 상기 하프톤 패턴(7) 채널 영역의 포토레지스트막을 에싱하고, 도 1f에 도시한 바와 같이, 상기 채널 영역의 소오스/드레인금속막(5)과 도핑된 실리콘막(n+ a-Si:H)을 식각하여 소오스/드레인 전극(5a), 오믹 콘텍층 및 채널층을 동시에 형성한다.
그런다음, 도 1g에 도시한 바와 같이, 상기 소오스/드레인 전극(5a)과 데이터 버스 라인 상에 있는 포토레지스트막을 제거하여, 상기 소오스/드레인 전극(5a)과 데이터 버스 라인을 형성한다.
그러나, 이러한 4마스크 공정에서는 소오스/드레인 금속막과 데이터 버스 라인이 두번의 식각과정에 모두 노출되어 있으므로, 소오스/드레인 전극과 데이터버스 라인 폭이 감소하는, 프로파일(profile) 불량을 가져오게된다.
상기와 같이 소오스/드레인 전극 폭의 감소는 박막 트랜지스터의 불량으로 이어지고, 이로 인하여 화소 손상을 유발하게 된다. 또한, 데이터 버스 라인 폭의 감소는 전기적 저항을 크게하여 데이터 신호를 왜곡시킨다. 아울러, 이중 식각으로인한 데이터 오픈이 발생하는 문제점을 가지고 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 소오스/드레인 전극 및 데이터 버스 라인의 선폭 감소를 방지할 수 있는 박막 트랜지스터 액정표시장치 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 종래 기술에 따라 박막 트랜지스터 액정표시장치의 소오스/드레인 전극 제조 마스크 공정을 도시한 단면도.
도 2a 내지 도 2h는 본 발명에 따라 박막 트랜지스터 액정표시장치의 소오스/드레인 전극 제조 마스크 공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 게이트 금속막 3: 게이트 절연막
5: 엑티브 층 7: 하프톤 패턴
7a: 베이킹된 하프톤 패턴
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 방법은, 투명성 절연기판 상에 게이트용 금속막을 증착하는 단계; 상기 게이트용 금속막을 식각하여 게이트 라인 및 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 기판의 전영역 상에 게이트 절연막(SiNx), 비정질 실리콘막(a-Si:H), 도핑된 실리콘막(n+ a-Si:H) 및 소오스/드레인 금속막을 차례로 증착하는 단계; 상기 소오스/드레인 금속막 상에 포토레지스트막을 도포하고, 그레이톤 마스크를 사용하여 하프톤 패턴을 형성하는 단계; 상기 하프톤 패턴을 이용하여 소오스/드레인 금속막을 식각하여, 소오스/드레인 전극이 형성될 영역을 한정하고, 동시에 데이터 버스 라인을 형성하며, 연속해서 도핑된 실리콘막(n+ a-Si:H), 비정질 실리콘막(a-Si:H)및 게이트 절연막(SiNx)을 식각는 단계; 상기 하프톤 패턴의 포토레지스트막이 상기 식각된 소오스/드레인 금속막과 데이터 버스 라인을 커버(cover)할 수 있도록 베이킹하는 단계; 상기 베이킹된 하프톤 패턴 채널부 영역의 포토레지스트막을 에싱하고, 차례로 소오스/드레인 금속막과 도핑된 비정질 실리콘막(a-Si:H)을 식각하여, 상기 소오스/드레인 전극, 오믹 콘텍층 및 채널층을 동시에 형성하는 단계; 상기 소오스/드레인 전극이 형성된 기판의 전 영역 상에 보모막을 도포하고, 콘텍홀을 형성하는 단계; 및 상기 콘텍홀이 형성된 보호막 상에 투명 금속막을 증착하고, 식각하여 화소 전극을 형성하는 단계를 포함하며, 상기 베이킹의 온도는 상기 하프톤 패턴의 포토레지스트막이 흐를 수 있는 정도인 것을 특징으로 한다.
본 발명에 의하면, 소오스/드레인 전극, 오믹 콘텍층 및 채널층을 형성하기 위하여 식각할때, 노출되지 않아도될 부분을 베이킹 공정을 이용하여 포토레지스트막이 커버할 수 있도록하여, 이중 식각을 방지할 수 있는 목적이 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
(실시예 1)
도2a 내지 도 2f는 본 발명에 따라 박막 트랜지스터 액정표시장치의 소오스.드레인 전극의 제조 마스크 공정을 도시한 단면도이다.
도 2a에 도시한 바와 같이, 유리기판(10) 상에 게이트 전극과 게이트 버스 라인(도시하지 않음)을 형성한 다음, 상기 기판의 전 영역 상에 게이트 절연막(SiNx)(1)과 비정질 실리콘막(a-Si:H)및 도핑된 실리콘막(n+ a-Si:H)(이하, 엑티브층(5)이라 한다)및 소오스/드레인 금속막(5)을 차례로 증착한다.
도 2b에 도시한 바와 같이, 상기 소오스/드레인 금속막(5) 상에 포토 레지스트를 도포하고, 그레이톤 마스크를 사용하여 하프톤 패턴(7)을 형성한다.
도 2c에 도시한 바와 같이, 상기 하프톤 패턴(7)을 사용하여 상기 소오스/드레인 금속막(5)을 식각하여 소오스/드레인 전극(5a)이될 영역을 한정한다. 이와 동시에 데이터 버스 라인을 형성하고, 계속해서 도 2d에 도시한 바와 같이, 상기 엑티브 층(3)을 식각한다.
또한, 도 2e에 도시한 바와 같이, 소오스/드레인 전극(5a)과 데이터 버스 라인이 이중 식각에 대하여 보호될 수 있도록 베이킹 과정을 거친다. 베이킹의 온도는 상기 하프톤 패턴(7)의 포토레지스트막이 융해될 수 있는 정도의 온도이다.
도 2f에 도시한 바와 같이, 상기 베이킹된 하프톤 패턴(7a) 채널 영역의 포토레지스트막을 에싱하고, 도 2g에 도시한 바와 같이, 상기 채널 영역의 소오스/드레인 금속막(5)과 도핑된 실리콘막(n+ a-Si:H)을 식각하여 소오스/드레인 전극(5a), 오믹 콘텍층 및 채널층을 동시에 형성한다. 이때 식각에 직접적으로 노출될 필요가 없는 소오스/드레인 전극(5a)과 데이터 버스 라인부는 포토레지스트막에의하여 커버(cover)되어 있다.
그런다음, 도 2h에 도시한 바와 같이, 상기 소오스/드레인 전극(5a)과 데이터 버스 라인 상에 있는 포토레지스트막을 제거하여 상기 소오스/드레인 전극(5a)과 데이터 버스 라인을 형성한다.
따라서, 본 발명은 이중 식각 과정에서 소오스/드레인 전극과 데이터 버스 라인이 노출되는 것을 방지하여 프로파일 변화를 방지할 수 있는 잇점이 있다.
(실시예 2)
도 2a에 도시한 바와 같이, 유리기판(10) 상에 게이트 전극과 게이트 버스 라인(도시하지 않음)을 형성한 다음, 상기 기판의 전 영역 상에 게이트 절연막(SiNx)(1)과 비정질 실리콘막(a-Si:H)및 도핑된 실리콘막(n+ a-Si:H)(이하, 엑티브층(5)이라 한다)및 소오스/드레인 금속막(5)을 차례로 증착한다.
도 2b에 도시한 바와 같이, 상기 소오스/드레인 금속막(5) 상에 포토 레지스트를 도포하고, 그레이톤 마스크를 사용하여 하프톤 패턴(7)을 형성한다.
도 2c에 도시한 바와 같이, 상기 하프톤 패턴(7)을 사용하여 상기 소오스/드레인 금속막(5)을 식각하여 소오스/드레인 전극(5a)이될 영역을 한정한다. 이와 동시에 데이터 버스 라인을 형성하고, 계속해서 도 2d에 도시한 바와 같이, 상기 엑티브 층(3)을 식각한다.
상기 하프톤 패턴 채널 영역의 포토레지스트막을 에싱한다.
상기 포토레지스트막을 에싱한 후, 소오스/드레인 전극(5a)과 데이터 버스라인이 이중 식각에 대하여 보호될 수 있도록 베이킹 과정을 거친다. 베이킹의 온도는 상기 하프톤 패턴(7)의 포토레지스트막이 융해될 수 있는 정도의 온도이다.
도 2g에 도시한 바와 같이, 상기 채널 영역의 소오스/드레인 금속막(5)과 도핑된 실리콘막(n+ a-Si:H)을 식각하여 소오스/드레인 전극(5a), 오믹 콘텍층 및 채널층을 동시에 형성한다. 이때 식각에 직접적으로 노출될 필요가 없는 소오스/드레인 전극(5a)과 데이터 버스 라인부는 포토레지스트막에의하여 커버(cover)되어 있다.
그런 다음, 도 2h에 도시한 바와 같이, 상기 소오스/드레인 전극(5a)과 데이터 버스 라인 상에 있는 포토레지스트막을 제거하여, 상기 소오스/드레인 전극(5a)과 데이터 버스 라인을 형성한다.
따라서, 본 발명은 이중 식각 과정에서 소오스/드레인 전극과 데이터 버스 라인이 노출되는 것을 방지하여 프로파일 변화를 방지할 수 있는 잇점이 있다.
(실시예 3)
도 2a에 도시한 바와 같이, 유리기판(10) 상에 게이트 전극과 게이트 버스 라인(도시하지 않음)을 형성한 다음, 상기 기판의 전 영역 상에 게이트 절연막(SiNx)(1)과 비정질 실리콘막(a-Si:H)및 도핑된 실리콘막(n+ a-Si:H)(이하, 엑티브층(5)이라 한다)및 소오스/드레인 금속막(5)을 차례로 증착한다.
도 2b에 도시한 바와 같이, 상기 소오스/드레인 금속막(5) 상에 포토 레지스트를 도포하고, 그레이톤 마스크를 사용하여 하프톤 패턴(7)을 형성한다.
도 2c에 도시한 바와 같이, 상기 하프톤 패턴(7)을 사용하여 상기 소오스/드레인 금속막(5)을 식각하여 소오스/드레인 전극(5a)이될 영역을 한정한다. 이와 동시에 데이터 버스 라인을 형성한다.
상기 하프톤 패턴의 포토레지스트막을 에싱한다.
포토레지스트막의 에싱 후, 엑티브 층(3)을 식각한다. 이와 같이 엑티브 층의 식각전에 에싱을 하게 되면 엑티브의 면적을 줄임으로서, Flicker, Cross Talk 등의 부정적인 영향을 줄일 수가 있다.
소오스/드레인 전극(5a)과 데이터 버스 라인이 이중 식각에 대하여 보호될 수 있도록 베이킹 과정을 거친다. 베이킹의 온도는 상기 하프톤 패턴(7)의 포토레지스트막이 융해될 수 있는 정도의 온도이다.
상기 채널 영역의 소오스/드레인 금속막(5)과 도핑된 실리콘막(n+ a-Si:H)을 식각하여 소오스/드레인 전극(5a), 오믹 콘텍층 및 채널층을 동시에 형성한다. 이때 식각에 직접적으로 노출될 필요가 없는 소오스/드레인 전극(5a)과 데이터 버스 라인부는 포토레지스트막에의하여 커버(cover)되어 있다.
그런 다음, 도 2h에 도시한 바와 같이, 상기 소오스/드레인 전극(5a)과 데이터 버스 라인 상에 있는 포토레지스트막을 제거하여, 상기 소오스/드레인 전극(5a)과 데이터 버스 라인을 형성한다.
따라서, 본 발명은 이중 식각 과정에서 소오스/드레인 전극과 데이터 버스 라인이 노출되는 것을 방지하여 프로파일 변화를 방지할 수 있는 잇점이 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 4마스크 공정에서 식각시, 소오스/드레인 전극과 데이터 버스 라인이 이중으로 노출되지 않도록 하프톤 패턴을 베이킹하여 상기 소오스/드레인 전극의 폭 감소를 방지하고, 상기 데이터 버스 라인의 오픈을 방지하는 효과가 있다.
아울러, 박막 트랜지스터의 불량 방지로 인하여 화소 손상을 방지하고, 상기 데이터 버스 라인의 프로파일을 개선시킬 수 있는 효과가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (6)

  1. 투명성 절연기판 상에 게이트용 금속막을 증착하는 단계;
    상기 게이트용 금속막을 식각하여 게이트 라인 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 형성된 기판의 전영역 상에 게이트 절연막(SiNx), 비정질 실리콘막(a-Si:H), 도핑된 실리콘막(n+ a-Si:H) 및 소오스/드레인 금속막을 차례로 증착하는 단계;
    상기 소오스/드레인 금속막 상에 포토레지스트막을 도포하고, 그레이톤 마스크를 사용하여 하프톤 패턴을 형성하는 단계;
    상기 하프톤 패턴을 이용하여 소오스/드레인 금속막을 식각하여, 소오스/드레인 전극이 형성될 영역을 한정하고, 동시에 데이터 버스 라인을 형성하며, 연속해서 비도핑된 실리콘막(n+ a-Si:H), 도핑된 실리콘막(n+ a-Si:H)및 게이트 절연막(SiNx)을 식각는 단계;
    상기 하프톤 패턴의 포토레지스트막이 상기 식각된 소오스/드레인 금속막과 데이터 버스 라인을 커버(cover)할 수 있도록 베이킹하는 단계;
    상기 베이킹된 하프톤 패턴 채널부 영역의 포토레지스트막을 에싱하고, 차례로 소오스/드레인 금속막과 도핑된 비정질 실리콘막(a-Si:H)을 식각하여, 상기 소오스/드레인 전극, 오믹 콘텍층 및 채널층을 동시에 형성하는 단계;
    상기 소오스/드레인 전극이 형성된 기판의 전 영역 상에 보호막을 도포하고,콘텍홀을 형성하는 단계; 및
    상기 콘텍홀이 형성된 보호막 상에 투명 금속막을 증착하고, 식각하여 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치 제조방법.
  2. 제 1 항에 있어서, 상기 베이킹의 온도는 상기 포토레지스트막이 흐를 수 있는 정도인 것을 특징으로 하는 박막 트랜지스터 액정표시장치 제조방법.
  3. 투명성 절연기판 상에 게이트용 금속막을 증착하는 단계;
    상기 게이트용 금속막을 식각하여 게이트 라인 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 형성된 기판의 전영역 상에 게이트 절연막(SiNx), 비정질 실리콘막(a-Si:H), 도핑된 실리콘막(n+ a-Si:H) 및 소오스/드레인 금속막을 차례로 증착하는 단계;
    상기 소오스/드레인 금속막 상에 포토레지스트막을 도포하고, 그레이톤 마스크를 사용하여 하프톤 패턴을 형성하는 단계;
    상기 하프톤 패턴을 이용하여 소오스/드레인 금속막을 식각하여, 소오스/드레인 전극이 형성될 영역을 한정하고, 동시에 데이터 버스 라인을 형성하며, 연속해서 비도핑된 실리콘막(a-Si:H), 도핑된 실리콘막(n+ a-Si:H)및 게이트 절연막(SiNx)을 식각는 단계;
    상기 하프톤 패턴 채널부 영역의 포토레지스트막을 에싱하는 단계;
    상기 에싱된 포토레지스트막이 상기 식각된 소오스/드레인 금속막과 데이터 버스 라인을 커버(cover)할 수 있도록 베이킹하는 단계;
    상기 차례로 소오스/드레인 금속막과 도핑된 비정질 실리콘막(a-Si:H)을 식각하여 상기 소오스/드레인 전극, 오믹 콘텍층 및 채널층을 동시에 형성하는 단계;
    상기 소오스/드레인 전극이 형성된 기판의 전 영역 상에 보호막을 도포하고, 콘텍홀을 형성하는 단계; 및
    상기 콘텍홀이 형성된 보호막 상에 투명 금속막을 증착하고, 식각하여 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치 제조방법.
  4. 제 3 항에 있어서, 상기 베이킹의 온도는 상기 포토레지스트막이 흐를 수 있는 정도인 것을 특징으로 하는 박막 트랜지스터 액정표시장치 제조방법.
  5. 투명성 절연기판 상에 게이트용 금속막을 증착하는 단계;
    상기 게이트용 금속막을 식각하여 게이트 라인 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 형성된 기판의 전영역 상에 게이트 절연막(SiNx), 비정질 실리콘막(a-Si:H), 도핑된 실리콘막(n+ a-Si:H) 및 소오스/드레인 금속막을 차례로 증착하는 단계;
    상기 소오스/드레인 금속막 상에 포토레지스트막을 도포하고, 그레이톤 마스크를 사용하여 하프톤 패턴을 형성하는 단계;
    상기 하프톤 패턴을 사용하여 상기 소오스/드레인 금속막을 식각하여 소오스/드레인 전극이될 영역을 한정하고, 이와 동시에 데이터 버스 라인을 형성하는 단계;
    상기 하프톤 패턴의 포토레지스트막을 에싱하는 단계;
    상기 포토레지스트막 에싱 후, 엑티브 층을 식각하는 단계;
    상기 포토레지스트막이 상기 식각된 소오스/드레인 금속막과 데이터 버스 라인을 커버(cover)할 수 있도록 베이킹하는 단계;
    상기 차례로 소오스/드레인 금속막과 도핑된 비정질 실리콘막(a-Si:H)을 식각하여 상기 소오스/드레인 전극, 오믹 콘텍층 및 채널층을 동시에 형성하는 단계;
    상기 소오스/드레인 전극이 형성된 기판의 전 영역 상에 보호막을 도포하고, 콘텍홀을 형성하는 단계; 및
    상기 콘텍홀이 형성된 보호막 상에 투명 금속막을 증착하고, 식각하여 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치 제조방법.
  6. 제 5 항에 있어서, 상기 베이킹의 온도는 상기 포토레지스트막이 흐를 수 있는 정도인 것을 특징으로 하는 박막 트랜지스터 액정표시장치 제조방법.
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* Cited by examiner, † Cited by third party
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KR200449417Y1 (ko) * 2009-12-31 2010-07-13 주식회사 나파스 휴대형 교통 안전표시구

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