KR20020088057A - 절연체 매몰 실리콘 기판상의 긴장된실리콘/실리콘게르마늄층을 사용하는 이동성이 향상된엔모스 및 피모스 트랜지스터 - Google Patents
절연체 매몰 실리콘 기판상의 긴장된실리콘/실리콘게르마늄층을 사용하는 이동성이 향상된엔모스 및 피모스 트랜지스터 Download PDFInfo
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Abstract
본 발명은 SOI기판의 박형 상부 실리콘층의 상부에 마찬가지로 박형 실리콘/실리콘게르마늄 스택을 포함한다. 높은 전위밀도 없이, 이 실리콘게르마늄층은 압축적으로 긴장되지만 부분적으로 완화되고, 이 실리콘층은 각각 인장적으로 긴장되어 있다. SOI기판의 실리콘층은 대략 10∼40㎚두께를 가진다. 실리콘게르마늄층은 대략 5∼50㎚의 두께를 가진다. 상부의 제2실리콘층은 대략 2∼50㎚의 두께를 가진다. 상부 실리콘층의 일부가 열적 산화하여 MOS적용의 게이트유전체를 형성하여도 좋다.
Description
본 발명은 절연체 매몰 실리콘(silicon-on-insulator) 기판상에 긴장된 실리콘/실리콘게르마늄층을 사용하는 향상된 NMOS 및 PMOS 트랜지스터에 관한 것이고, 특히, 압축적으로 긴장되지만 부분적으로 와화된 실리콘게르마늄층 및 낮은 전위밀도(dislocation density)를 가지는 인장적으로 긴장된 실리콘층을 포함하는 NMOS 및 PMOS 트랜지스터에 관한 것이다.
지난 10년간 실리콘게르마늄(SiGe) 기술에 기초한 많은 다른 소자구조가 개발되어 향상된 이동도를 가진 전계효과 트랜지스터(FET)를 제조하였다. p채널 금속산화물반도체(PMOS)의 설계에는 버리드(buried)를 포함하고, 비정규형으로 긴장된 실리콘게르마늄층이 긴장하지 않은 실리콘(Si)층에 의해 덮혀져 있다. 이 실리콘캡층(silicon cap layer)은 부분적으로 산화하여 게이트유전체를 형성한다. 가전자대의 오프셋 때문에, 홀이 실리콘게르마늄채널에만 한정될 수 있다. 이것은 두가지 방법으로 이동도를 향상시킨다: 긴장된 실리콘게르마늄층의 내재적성질에 의해, 그리고, 실리콘이산화물/실리콘(SiO2/Si)계면으로부터 홀을 분리함으로써, 표면산란을 줄일 수 있다. 이러한 설계에 있어서, 실리콘게르마늄막 두께를 매우 박형(薄型)으로함으로써 실리콘게르마늄막내의 전위(dislocation)를 피할 수 있다. 이러한 소자의 제조는 종래의 상보형 금속산화물반도체(CMOS) 공정에 적합하다. 그러나, 전도대에서 실리콘막과 그 긴장된 실리콘게르마늄막 사이에는 거의 오프셋이 없기 때문에, 이러한 설계는 n채널 금속산화물반도체(NMOS) 소자에 대해서 이점이 없고 성능이 더 나빠질 수도 있다.
압축적으로 긴장된 실리콘게르마늄(compressively strained SiGe) 및 인장적으로 긴장된 실리콘막(tensily strained Si film)은, 각각 홀이동도 및 전자이동도가 매우 향상된 p채널 모듈레이션 도핑 전계효과트랜지스터(p-MODFET)소자 및 n채널 모듈레이션 도핑 전계효과트랜지스터(n-MODFET)소자를 제조하는데 사용할 수 있다. 그러나, 이들 설계는, 완화된 실리콘게르마늄버퍼층(relaxed SiGe buffer layer)을 "실재의" 기판으로서 분류되기를 요구한다. 이들 버퍼내의 전위밀도는 대규모 제조 가능성에 대해 지나치게 큰 7개의 크기순서가 있다.
비정규형 실리콘게르마늄 PMOS소자가 제안되어 SOI재료 상에서 제조되었고, 매우 향상된 홀이동도를 가진다. 두개의 분리 제조소자에 있어서, SOI기판의 상부실리콘층은 각각 150㎚ 및 50㎚로 매우 두꺼웠다.
따라서, 완화된 실리콘게르마늄 버퍼층에 높은 전위밀도가 발견되지 않으면서, 압축적으로 긴장된 실리콘게르마늄 및 인장적으로 긴장된 실리콘층 둘다를 제공하는 소자가 필요하다. 이런 소자를 제조할 수 있다면, 홀이동도와 전자이동도를 모두 향상시킬 수 있다.
전위발생 및 이득값에 대한 "임계두께" 이하로, 실리콘게르마늄층을 규모가 큰 실리콘기판에 "비정규형으로" 적층할 수 있다. 이것은 그 층이 에피택시얼하게 기판에 긴장되어 있다는 것을 의미한다. 그때 이 실리콘게르마늄층의 상부에 적층된 어떤 실리콘은 따라서 긴장하지 않고 완화된다. 그러나, 실리콘게르마늄층과 비교하여 초박형 실리콘기판 상에 실리콘게르마늄을 적층할 수 있다면, 실리콘게르마늄층과 실리콘층은 모두 전위 없이 긴장될 수 있다. 본질적으로, 전체 스트레인(strain)이 실리콘게르마늄과 실리콘층 사이에 분배되었다. 실리콘게르마늄 임계두께가 증가하는 다른 효과가 있다. 또한, 실리콘게르마늄의 상부에 적층된 실리콘층은 인장적으로 긴장되어 있었다.
이런 박형 실리콘기판으로 사용할 수 있는 가장 적합한 것으로서는 절연체 매몰 실리콘(SOI) 기판의 상부 실리콘층이다. 규모가 큰 실리콘기판과 비교하여, SOI기판의 증가된 결함밀도는 스트레인 완화를 증진시킬 수 있다. SOI기판의 박형 상부 실리콘층의 상부에 마찬가지로 박형 실리콘/실리콘게르마늄 스택을 적층할 경우, 높은 전위밀도 없이, 실리콘게르마늄은 압축적으로 긴장되고 실리콘층은 인장적으로 긴장될 것이라는 것이 기대된다.
따라서, 본 발명은 SOI기판의 박형 상부 실리콘층의 상부에 마찬가지로 박형 실리콘/실리콘게르마늄 스택을 포함한다. 높은 전위밀도 없이, 실리콘게르마늄층은 압축적으로 긴장되지만 부분적으로 완화되고, 실리콘층은 각각 인장적으로 긴장된다. SOI기판의 실리콘층은 대략 10∼40㎚ 두께를 가진다. 실리콘게르마늄층은 대략 5∼50㎚ 두께를 가진다. 상부의 제2실리콘층은 대략 2∼50㎚ 두께를 가진다.
따라서, 본 발명의 목적은 절연체 매몰 실리콘 기판상에 긴장된 실리콘/실리콘게르마늄층을 사용하는 향상된 NMOS 및 PMOS 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 낮은 전위밀도를 갖는 인장적으로 긴장된 실리콘층 및 압축적으로 긴장된 실리콘게르마늄층을 포함하는 향상된 NMOS 및 PMOS 트랜지스터를 제공하는 것이다.
본 발명의 또 다른 목적은 향상된 홀이동도 및 전자이동도를 갖는 향상된 NMOS 및 PMOS 트랜지스터를 제공하는 것이다.
도 1은 본 발명의 소자의 구성도,
도 2는 본 발명의 방법의 흐름도이다.
도 1은 본 발명의 소자(10)를 나타낸다. 소자(10)는 매몰산화물(BOX:buried oxide)(13)과 함께 준비된 절연체 매몰 실리콘(SOI) 기판(12) 및 상부 실리콘층(14)을 포함하고, 이 상부 실리콘층(14)은 가능한한 박형으로 하는데 통상 대략 10∼40㎚ 두께를 가진다. 다음으로, 에피택시얼 Si1-xGex막(18)이 증착되고, x는 0.1∼0.5이상의 어느 값인데, 가능하면 0.1∼0.9 범위 내의 값이다. 막(18)의두께(20)는 전위발생 및/또는 이득값을 피하기 위해, 예컨데, 전위발생 및/또는 이득값을 한계값인 100/㎠ 이하로 유지할 만큼 충분히 박막이어야만 한다. 종래의 이들 기술에서, 이 값이 권장되는 반도체산업협회(SIA)값을 따르고, 각 소자의 생성에 대해 다양하다는 것을 이해할 것이다. 막(18)의 허용두께를 결정하는 다른 방법으로서, 전위밀도가 SOI 실리콘 시작기판의 전위밀도보다 높지 않도록 보증할 만큼 충분히 박막으로 유지되어야만 한다. 두께(20)는 통상 5∼50㎚ 범위이다. 그때, 에피택시얼 실리콘(22)의 다른 층이 실리콘게르마늄층상에 증착된다. 층(22)은 통상 2∼50㎚의 적합한 두께(24)를 가진다. 이 마지막 실리콘층 부분은 열적 산화하여 MOS적용의 게이트유전체(26)를 형성하여도 좋다.
이 실리콘게르마늄 및 실리콘층, 18 및 22는 각각은, 저압 화학기상증착(LPCVD), 초고진공 화학기상증착(UHVCVD), 급속열 화학기상증착(RTCVD), 또는 분자선 에피택시(MBE) 등의 표준 에피택시얼방법 중 어느 것에 의해 적층시킬 수 있다. 실리콘/실리콘게르마늄층은 패턴기판 또는 비패턴기판(unpatterned substrate)상에 선택적 또는 비선택적 화학반응으로 적층시킬 수 있다.
실리콘게르마늄층(18)과 기판 실리콘층(14) 사이의 스트레인의 분배 모두, 그리고 실리콘층(22)과 함께 실리콘게르마늄층(18)의 캐핑(capping)은, 전체 스택(28)의 유효 임계두께를 증가시킨다. "유효 임계두께"란 전위발생에 대한 임계두께이다. 그것은 실리콘게르마늄의 완화량(the amount of relaxation)에 따라서 증가한다. 따라서, 더 두꺼운 실리콘게르마늄층 또는 더 높은 게르마늄농도를 가진층을 적층할 수 있다. 예컨데, 실리콘게르마늄층은 0.3의 게르마늄농도 또는 50㎚의 두께이어도 좋다. 더 높은 게르마늄농도를 가진 층에서 홀이동도 및 전자이동도가 도 높다. 예컨데, 공지의 실험결과에 따르면, 0.3의 게르마늄농도를 갖는 소자는 대략 500㎠/V-sec의 전계효과 전자이동도를 가진다. 마찬가지로, 0.3의 게르마늄농도를 갖는 소자는 대략 250㎠/V-sec의 전계효과 홀이동도를 가진다.
증착된 층의 두께 때문에, 기판 실리콘층(14)은 인장적으로 긴장되고, 실리콘게르마늄층(18)은 압축적으로 긴장되고, 상부 실리콘층(22)은 인장적으로 긴장되어 있다. 이 3개의 층의 스트레인에 대해 다음과 같이 설명할 수 있다. 실리콘층(14)은 매몰산화물층(13)에 의해 기판(12)으로부터 부분적으로 분단된다. 따라서, 실리콘게르마늄층(18)이 실리콘층(14)의 상부에 적층될 때 실리콘층(14)이 조금 자유롭게 완화된다. 이것이 실리콘층(14)과 실리콘게르마늄층(18)에서 발생한다면, 실리콘게르마늄층(18)의 상부에 적층된 실리콘층(22)이 인장적으로 긴장될 것이다. 다시 말하면, SOI상에 실리콘게르마늄층(18)을 적층함으로써, 실리콘게르마늄층(18)과 기판 실리콘층(14) 사이에 스트레인이 분배될 것이다. 이것은, 실리콘게르마늄층이 압축적으로 긴장되지만 부분적으로 완화되어 있도록 한다. 기판 실리콘층(14)은 인장적으로 긴장된다. 그때, 추가된 실리콘캡층(22)이 실리콘게르마늄층(18)상에 적층되고, 캡층(22)은 인장적으로 긴장될 것이다. NMOS소자에 있어서, 실리콘캡층(22)이 채널로서 사용될 것이다. PMOS소자에 있어서, 실리콘캡층(22) 또는 실리콘게르마늄층(18)이 채널로서 사용될 것이다.
도 2는 본 발명의 공정단계의 흐름도를 나타낸다. 단계40은 그 안에 실리콘층을 갖는 절연체 매몰 실리콘 기판을 제공하는 단계를 포함한다. 단계42는 절연체 매몰 실리콘 기판상에 실리콘게르마늄층을 증착하는 단계를 포함한다. 단계44는 실리콘게르마늄층상에 실리콘층을 증착하는 단계를 포함한다. 단계46은 상부 실리콘층의 단면을 산화하여 게이트유전체를 형성하는 단계를 포함한다. 부분적으로 완화된 층을 이룬 구조(28)에서, 낮은 전위밀도를 갖는 인장적으로 긴장된 실리콘층과 압축적으로 긴장된 실리콘게르마늄층을 나타낸다. 또한, 이러한 층을 이룬 구조는 향상된 홀이동도 및 전자이동도를 제공한다.
전자채널로서 작용하는 마지막 실리콘층(22)과 홀채널로서 작용하는 실리콘게르마늄층(18)을 가지는, 같거나 매우 유사한 구조가 n채널 및 p채널 소자 모두에 사용될 수 있다. 실리콘캡층(22)은 전자 또는 홀 모두에 대한 채널로서 사용될 수 있다. CMOS 또는 MODFET 설계 중 하나가 사용될 수 있다. 또한, 이 구조 및 제조공정은 표준 CMOS구조 및 제조단계에 적합하다. 또한, 실리콘게르마늄카본(SiGeC)층이 이러한 구조의 일부로서 사용되어도 좋다.
이와 같이 하여, 절연체 매몰 실리콘 기판상에 긴장된 실리콘/실리콘게르마늄층을 사용하는 트랜지스터 및 그것을 제조하는 방법을 나타내었다. 바람직한 구조 및 이 소자를 제조하는 방법을 나타내었지만, 첨부된 청구항으로 정의된 본 발명의 내용에서 벗어나지 않는다면 그것에 더욱 변화 및 변경을 하여도 좋다.
본 발명으로서 절연체 매몰 실리콘 기판상에 긴장된 실리콘/실리콘게르마늄층을 사용하는 향상된 NMOS 및 PMOS 트랜지스터를 얻을 수 있다.
또한, 본 발명으로서 낮은 전위밀도를 갖는 인장적으로 긴장된 실리콘층 및 압축적으로 긴장된 실리콘게르마늄층을 포함하는 향상된 NMOS 및 PMOS 트랜지스터를 얻을 수 있다. 이것은 향상된 홀이동도 및 전자이동도를 갖는 향상된 NMOS 및 PMOS 트랜지스터이었다.
Claims (21)
- 기판 실리콘층을 내부에 포함하는 절연체 매몰 실리콘 기판;상기 기판 실리콘층상에 위치하는 실리콘게르마늄층; 및상기 실리콘게르마늄층상에 위치하는 상부 실리콘층을 포함하고,상기 실리콘게르마늄층은 압축적으로 긴장되어 있고, 상기 상부 실리콘층 및 상기 기판 실리콘층은 둘다 인장적으로 긴장되어 있고,상기 기판 실리콘층은 10∼40㎚범위내의 두께를 갖는 것을 특징으로 하는 금속산화물반도체 트랜지스터.
- 제1항에 있어서, 상기 트랜지스터가 기판 실리콘층의 전위밀도 이하의 전위밀도를 갖는 것을 특징으로 하는 금속산화물반도체 트랜지스터.
- 제1항에 있어서, 상기 실리콘게르마늄층이 5∼50㎚범위내의 두께를 갖는 것을 특징으로 하는 금속산화물반도체 트랜지스터.
- 제1항에 있어서, 상기 실리콘게르마늄층이 Si1-xGex를 포함하고 x가 0.1∼0.9범위내인 것을 특징으로 하는 금속산화물반도체 트랜지스터.
- 제1항에 있어서, 상기 실리콘게르마늄층이 Si1-xGex를 포함하고, x가 0.1∼0.5범위내인 것을 특징으로 하는 금속산화물반도체 트랜지스터.
- 제1항에 있어서, 상기 상부 실리콘층이 2∼50㎚범위내의 두께를 갖는 것을 특징으로 하는 금속산화물반도체 트랜지스터.
- 제1항에 있어서, 상기 상부 실리콘층이 게이트유전체영역을 포함하는 것을 특징으로 하는 금속산화물반도체 트랜지스터.
- 제1항에 있어서, 상기 트랜지스터가 500㎠/V-sec이상의 전계효과 전자이동도를 갖는 것을 특징으로 하는 금속산화물반도체 트랜지스터.
- 기판 실리콘층을 내부에 포함하는 절연체 매몰 실리콘 기판;상기 기판 실리콘층상에 위치하는 실리콘게르마늄층; 및상기 실리콘게르마늄층상에 위치하는 상부 실리콘층을 포함하고,상기 기판 실리콘층은 10∼40㎚범위내의 두께를 가지며, 상기 실리콘게르마늄층은 5∼50㎚범위내의 두께를 가지며, 그리고 상기 상부 실리콘층은 2∼50㎚범위내의 두께를 갖는 것을 특징으로 하는 금속산화물반도체 트랜지스터.
- 제9항에 있어서, 상기 실리콘게르마늄층이 Si1-xGex를 포함하고, x가 0.1∼0.5범위내인 것을 특징으로 하는 금속산화물반도체 트랜지스터.
- 제9항에 있어서, 상기 상부 실리콘층이 게이트유전체영역을 포함하는 것을 특징으로 하는 금속산화물반도체 트랜지스터.
- 제9항에 있어서, 상기 트랜지스터가 500㎠/V-sec이상의 전계효과 전자이동도를 갖는 것을 특징으로 하는 금속산화물반도체 트랜지스터.
- 제9항에 있어서, 상기 실리콘게르마늄층이 부분적으로 완화되고 압축적으로 긴장되어 있고, 상기 상부 실리콘층 및 상기 기판 실리콘층이 둘다 인장적으로 긴장되어 있는 것을 특징으로 하는 금속산화물반도체 트랜지스터.
- 제9항에 있어서, 상기 트랜지스터가 NMOS트랜지스터를 포함하는 것을 특징으로 하는 금속산화물반도체 트랜지스터.
- 제9항에 있어서, 상기 트랜지스터가 PMOS트랜지스터를 포함하는 것을 특징으로 하는 금속산화물반도체 트랜지스터.
- 10∼40㎚범위내의 두께를 갖는 기판 실리콘층을 포함하는 절연체 매몰 실리콘 기판을 제공하는 단계;상기 기판 실리콘층상에 5∼50㎚범위내의 두께를 갖는 실리콘게르마늄층을 증착하는 단계; 및상기 실리콘게르마늄층상에 2∼50㎚범위내의 두께를 갖는 상부 실리콘층을 증착하는 단계를 포함하는 것을 특징으로 하는 향상된 이동도를 갖는 트랜지스터 제조방법.
- 제16항에 있어서, 상기 실리콘게르마늄층을 압축적으로 긴장되어 있도록 증착하고, 상기 상부 실리콘층 및 상기 기판 실리콘층을 모두 인장적으로 긴장되어 있도록 증착하는 것을 특징으로 하는 향상된 이동도를 갖는 트랜지스터 제조방법.
- 제16항에 있어서, 상기 실리콘게르마늄층이 Si1-xGex를 포함하고, x가 0.1∼0.9범위내인 것을 특징으로 하는 향상된 이동도를 갖는 트랜지스터 제조방법.
- 제16항에 있어서, 상기 상부 실리콘층에 게이트유전체영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 향상된 이동도를 갖는 트랜지스터 제조방법.
- 제16항에 있어서, 상기 방법은 500㎠/V-sec이상의 전계효과 전자이동도를 가지며 초기에 제공된 기판 실리콘층의 전위밀도 이하의 전위밀도를 갖는 트랜지스터를 제조하는 것을 특징으로 하는 향상된 이동도를 갖는 트랜지스터 제조방법.
- 제1항에 있어서, 상기 트랜지스터가 250㎠/V-sec이상의 전계효과 홀이동도를 갖는 것을 특징으로 하는 금속산화물반도체 트랜지스터.
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