KR20020078494A

KR20020078494A - Method for testing array substrate

Info

Publication number: KR20020078494A
Application number: KR1020010017613A
Authority: KR
Inventors: 이종호; 김종국
Original assignee: 주식회사 현대 디스플레이 테크놀로지
Priority date: 2001-04-03
Filing date: 2001-04-03
Publication date: 2002-10-19

Abstract

PURPOSE: A method for testing an array substrate is provided to reduce the number of pads to test by connecting the pad by two, thereby reducing the number of pins, and increase the width of the test pads for increasing the precision of the test pin contact. CONSTITUTION: A method for testing an array substrate includes the steps of providing a glass substrate formed with arrays including a plurality of gate pads(1) and data pads(3), forming gate test pads(11) by connecting the gate pads by two, forming data test pads(13) by connecting the data pads by two, and making the gate test pads and data test pads contact test pins(9) to inspect the reject.

Description

Array Board Test Method {METHOD FOR TESTING ARRAY SUBSTRATE}

본 발명은 어레이 기판 테스트 방법에 관한 것으로, 보다 구체적으로는 여러개의 게이트 패드와 데이터 패드를 전기적으로 연결시킨 테스트 패드를 형성하여, 테스트 핀 수를 줄일 수 있는 어레이 기판 테스트 방법에 관한 것이다.The present invention relates to an array substrate test method, and more particularly, to an array substrate test method capable of forming a test pad electrically connecting a plurality of gate pads and data pads, thereby reducing the number of test pins.

일반적으로, 박막 트랜지스터 액정표시장치의 어레이 기판은 구동신호를 인가하는 다수개의 게이트 패드와 데이터 신호를 인가하는 다수개의 데이터 패드가서로 수직으로 교차 배열되어 있다.In general, an array substrate of a thin film transistor liquid crystal display device vertically cross-aligns a plurality of gate pads applying a driving signal and a plurality of data pads applying a data signal.

상기와 같은 구조를 갖는 액정표시장치의 어레이 기판이 제조되면, 어레이 기판 상의 디스 플레이 영역 상에 있는 배선들의 쇼트와 오픈 여부 또는 박막 트랜지스터의 불량 여부를 테스트하는 과정을 거친다.When the array substrate of the liquid crystal display device having the above structure is manufactured, a process of testing whether the wirings on the display area on the array substrate are short and open or whether the thin film transistor is defective is tested.

이러한, 테스트 방법에는 데이터 패드와 게이트 패드 상에 직접 핀(pin)을 콘텍하는 핀(pin) 콘텍 테스트(contact test) 방법과 패드들을 아드(odd)/이븐(even)으로 분리한 다음, 금속 배선으로 연결하여 테스트 하는 난(NON) 콘텍 테스트(contact test) 방법이 있다. 이중 본 발명은 직접 핀을 패드에 콘텍하는 핀 콘텍 테스트(pin contact test) 방법에 관한 것이다.Such a test method includes a pin contact test method for contacting pins directly on the data pad and the gate pad, and the pads are separated by anod / even, followed by metal wiring. There is a NON contact test method that can be tested using the In particular, the present invention relates to a pin contact test method of directly contacting a pin to a pad.

핀 콘텍 테스트(pin contact test) 방법은 각각의 패드당 하나의 핀이 직접 콘텍하여 불량 여부를 테스트 한다.In the pin contact test method, one pin is directly contacted for each pad to test for defects.

도 1은 종래 기술에 따른 핀 콘텍 타입의 어레이 기판 테스트 방법을 설명하기 위한 도면이다. 도 1에 도시한 바와 같이, 유리 기판 상에는 다수개의 게이트 패드(1)와 데이터 패드(3)를 포함하는 다수개의 어레이 기판이 형성 배치되어 있다.1 is a view for explaining a pin substrate type array substrate test method according to the prior art. As shown in FIG. 1, a plurality of array substrates including a plurality of gate pads 1 and data pads 3 are formed on a glass substrate.

상기와 같은 구조의 어레이 기판이 형성되면, 어레이 기판의 불량 여부를 검사하기 위하여 테스트를 실시한다. 각각의 패드에 테스트 핀(9)을 직접 콘텍하고, 상기 어레이 기판의 디스 플레이 영역 상에 형성된 게이트 버스 라인(7)과 데이터 버스 라인(5)들의 쇼트(short))와 오픈(open) 여부를 검사한다. 기판의 불량 테스트가 끝나면, 테스트 장비가 다음 어레이 기판으로 이동하게되고, 같은 방법으로불량 여부를 테스트 하게 된다.When the array substrate having the above structure is formed, a test is performed to check whether the array substrate is defective. A test pin 9 is directly contacted to each pad, and a short and open gate gate line 7 and data bus line 5 formed on the display area of the array substrate are displayed. Check it. After the board failure test, the test equipment is moved to the next array board and tested for defects in the same way.

이와 같은 핀(pin) 콘텍 테스트 방법은 모든 패드들에 테스트 핀이 콘텍되어, 테스트를 실시하므로 어레이 기판 상의 불량 위치를 정확하게 파악할 수 있는 장점이 있다.This pin contact test method has a merit that pins can be accurately identified on the array substrate because the test pins are contacted to all the pads to perform the test.

그러나, 상기와 같은 핀(pin) 콘텍 테스트 방법은 어레이 기판 상에 형성된 모든 패드와 동일한 수의 핀(pin)이 필요하는 단점이 있다.However, such a pin contact test method has a disadvantage in that the same number of pins as all the pads formed on the array substrate are required.

또한, 게이트 패드와 데이터 패드의 폭은 50㎛이하로 대단히 협소하여 테스트 핀 제작에 어려움이 있다.In addition, the widths of the gate pads and the data pads are very narrow to 50 μm or less, which makes it difficult to fabricate test pins.

따라서, 본 발명은 종래 기술의 문제점을 해결하기 위하여 안출된것으로서, 어레이 기판 상에 형성된 패드들을 여러개씩 묶어 테스트용 핀을 형성하여 테스트 핀의 감소와 다양한 테스트 방법에 적용할 수 있는 어레이 기판 테스트 방법을 제공하는데 그 목적이 있다.Therefore, the present invention has been made to solve the problems of the prior art, array pad test method that can be applied to various test methods and reducing test pins by forming a test pin by tying a plurality of pads formed on the array substrate The purpose is to provide.

도 1은 종래 기술에 따른 핀 콘텍 타입의 어레이 기판 테스트 방법을 설명하기 위한 도면.1 is a view for explaining a pin substrate type array substrate test method according to the prior art.

도 2는 본 발명에 따른 어레이 기판 테스트 방법을 설명하기 위한 도면.2 is a view for explaining an array substrate test method according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1: 게이트 패드 3: 데이터 패드1: gate pad 3: data pad

5: 데이터 버스 라인 7: 게이트 버스 라인5: data bus line 7: gate bus line

9: 테스트 핀(pin) 11: 게이트 테스트 패드9: test pin 11: gate test pad

13: 데이터 테스트 패드13: data test pad

상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 다수개의 데이터 패드와 게이트 패드를 포함한 어레이 기판들이 형성된 유리 기판을 제공하는 단계; 상기 게이트 패드를 두개씩 이상씩 연결하여 게이트 테스트 패드를 형성하는 단계; 상기 데이터 패드를 두개 이상씩 연결하여 데이터 테스트 패드를 형성하는 단계; 상기 게이트 테스트 패드와 데이터 테스트 패드에 테스트 핀을 콘텍하고, 불량여부를 검사하는 것을 특징으로 한다.In order to achieve the above object of the present invention, the present invention comprises the steps of providing a glass substrate formed with array substrates including a plurality of data pads and gate pads; Connecting the gate pads at least two by one to form a gate test pad; Connecting two or more data pads to form a data test pad; A test pin may be contacted to the gate test pad and the data test pad, and the defects may be inspected.

본 발명에 의하면, 다수개의 패드들을 연결하여 보다 폭이 큰 테스트 패드를 형성할 수 있어, 핀 콘텍의 정확성과 테스트 핀의 수를 줄일 수 있는 잇점이 있다.According to the present invention, it is possible to form a wider test pad by connecting a plurality of pads, there is an advantage that can reduce the accuracy of pin contact and the number of test pins.

(실시예)(Example)

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 어레이 기판 테스트 방법을 설명하기 위한 도면이다.2 is a view for explaining an array substrate test method according to the present invention.

도 2에 도시한 바와 같이, 유리 기판 상에는 각각의 어레이 기판 별로 다수개의 데이트 패드(3)와 게이트 패드(1)가 형성되어 있다. 상기 게이트 패드(1)는 두개 이상씩 전기적으로 연결하여, 게이트 테스트 패드(9)를 형성하고, 상기 데이터 패드는 세개 이상씩 연결하여, 데이터 테스트 패드(13)를 형성한다.As illustrated in FIG. 2, a plurality of data pads 3 and gate pads 1 are formed for each array substrate on the glass substrate. Two or more gate pads 1 are electrically connected to each other to form gate test pads 9, and three or more data pads are connected to each other to form data test pads 13.

이러한 구조를 갖는 테스트 방법은 먼저, 테스트를 할 패드의 수가 줄어들어 테스트 핀의 수가 줄어든다.The test method having this structure firstly reduces the number of pads to be tested, thereby reducing the number of test pins.

또한, 테스트 패드(9, 13)의 폭을 게이트 패드와 데이터 패드의 폭(50㎛)보다 훨씬크게(수백㎛이상) 형성할 수 있어, 핀 콘텍의 정확도가 매우 높아지는 잇점이 있다. 테스트 장비의 핀 수가 줄어들게 되면, 장비의 모델(Model)을 다양하게 변경할 수 있게 된다.In addition, the widths of the test pads 9 and 13 can be formed much larger than the widths of the gate pads and the data pads (50 mu m or more) (hundreds of mu m or more), so that the accuracy of pin contact is very high. As the number of pins on the test equipment is reduced, the model of the equipment can be changed in various ways.

이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 게이트 패드와 데이터 패드를 두개 이상씩 연결하여 테스트 패드를 만들면, 테스트할 패드의 수가 감소하여 핀의 수가 줄어드는 효과가 있다.As described in detail above, according to the present invention, when the test pad is made by connecting two or more gate pads and data pads, the number of pads to be tested is reduced, thereby reducing the number of pins.

또한, 테스트 패드의 폭을 기존의 게이트 패드와 데이터 패드보다 훨씬 크게하여, 테스트 핀 콘텍의 정확성을 높일수 있고, 패널 테스트의 고정세화를 이룰수 있는 잇점이 있다.In addition, the width of the test pad is much larger than that of the conventional gate pad and data pad, so that the accuracy of the test pin contact can be improved and the panel test can be made fine.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various changes can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.

Claims

Providing a glass substrate having array substrates including a plurality of data pads and gate pads;

Connecting the gate pads at least two by one to form a gate test pad;

Connecting two or more data pads to form a data test pad;

And a test pin is connected to the gate test pad and the data test pad, and the defect test is performed.