KR20020076928A

KR20020076928A - 반도체 패키지 실장의 최적화 방법

Info

Publication number: KR20020076928A
Application number: KR1020010017163A
Authority: KR
Inventors: 엄용성
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-03-31
Filing date: 2001-03-31
Publication date: 2002-10-11

Abstract

본 발명은 인쇄회로기판에서의 패키지의 실장 면적을 최소화시킬 수 있는 반도체 패키지 실장의 최적화 방법을 개시하며, 개시된 본 발명의 방법은, 외부와의 전기적 접속 수단으로 기능하는 마이크로스프링이 칩의 배면에 배치된 구조의 모스트(MOST : Microspring On Silicon Technology) 패키지를 인쇄회로기판 상에 실장하고, 외부와의 전기적 접속 수단으로 기능하는 리드 프레임이 봉지제의 양측 가장자리로부터 각각 외측으로 인출된 구조의 TSOP(Thin Small Outline Package)을 상기 모스트 패키지의 상부에 이격해서 실장하는 것을 특징으로 한다.

Description

반도체 패키지 실장의 최적화 방법{METHOD FOR OPTIMIZING SEMICONDUCTOR PACKAGE MOUNTING}

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 인쇄회로기판에서의 반도체 패키지의 실장 면적을 최소화시킬 수 있는 반도체 패키지 실장의 최적화 방법에 관한 것이다.

전기·전자 제품의 고성능화가 진행됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 여기서, 고용량의 반도체 모듈을 구현할 수 있는 방법으로서는 소자의 고집적화를 이루는 방법과, 스택 구조로 패키지를 제조하는 방법, 그리고, 패키지의 크기 감소를 통해 한정된 크기의 PCB에 더 많은 수의 패키지가 실장되도록 하는 방법을 들 수 있다.

그런데, 상기 소자의 고집적화를 이루는 방법은 반도체 제조 기술과 관련된 사항이므로 그 실현에 어려움이 있으며, 그래서, 그 이용이 곤란하며, 스택 구조로 패키지를 제조하는 방법은 공정 자체에 대한 어려움이 있을 뿐만 아니라, 바텀 칩과 탑 칩간의 신호 전달 경로의 차이가 야기될 수 있음으로 인해 제조가 까다로우며, 그래서, 그 이용 역시 곤란하다.

반면, 패키지의 크기를 감소시키는 방법은 이미 패키지의 크기를 감소시키기 위한 많은 연구가 이루어져 있고, 특히, 여러 형태의 칩 사이즈 패키지(Chip Size Package)가 개발되어져 있는 바, 그 이용이 매우 용이할 것으로 예상된다.

또한, 패키지의 크기를 줄인 다른 예로서 TSOP(Thin Small Outline Package)을 들 수 있으며, 이하에서 상기 TSOP의 구조를 도 1을 참조하여 설명하도록 한다.

도시된 바와 같이, TSOP(40)은 이격 분리되어 배치된 리드 프레임(1) 상에 본드 패드(2a)가 구비된 반도체 칩(2)이 부착되고, 이 본드 패드(2a)와 리드 프레임(1)의 인너리드(1a)가 금속 와이어(3)에 의해 전기적으로 접속되며, 이 반도체 칩(2) 및 인너리드(1a)를 포함한 공간 영역이 에폭시 몰딩 컴파운드(Epoxy Molding Compound)와 같은 봉지제(4)로 성형되는 것에 의해 상기 리드 프레임(1)의 아웃리드(1b)가 봉지제(4)의 양측 가장자리로부터 각각 외측으로 인출된 구조를 갖는다.

이러한 TSOP은 칩 크기와 유사한 크기로 제작되기 때문에, 반도체 모듈의 제작시, 인쇄회로기판(Printed Circuit Board : 이하, PCB)에서의 실장 가능한 칩의 수를 증가시킬 수 있다는 잇점을 갖으며, 따라서, 많은 수의 칩들을 실장할 수 있는 것을 통해 고용량의 반도체 모듈을 구현할 수 있다.

그러나, 상기 TSOP은 크기 감소를 통해 더 많은 수의 칩 실장이 가능하게 된다는 잇점은 있으나, 리드 프레임의 아웃리드가 봉지제의 양측 가장자리로부터 외측으로 인출되는 것과 관련해서 그 배면의 활용도가 매우 낮으며, 그래서, PCB에서의 패키지가 차지하는 실장 면적을 감소시키는데 한계가 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 패키지 배면의 활용도를 높일 수 있는 반도체 패키지 실장의 최적화 방법을 제공함에 그 목적이 있다.

또한, 본 발명은 PCB에서의 반도체 패키지의 실장 면적을 최소화시킬 수 있는 반도체 패키지 실장의 최적화 방법을 제공함에 그 다른 목적이 있다.

도 1은 종래의 TSOP(Thin Small Outline Package)을 도시한 단면도.

도 2는 모스트(MOST : Microspring On Silicon Technology) 패키지를 개략적으로 도시한 단면도.

도 3은 본 발명의 실시예에 따른 반도체 패키지 실장의 최적화 방법을 설명하기 위한 단면도.

도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 실장의 최적화 방법을 설명하기 위한 단면도.

(도면의 주요 부분에 대한 부호의 설명)

12 : 캐버티 20 : 인쇄회로기판

21 : 반도체 칩 21a : 본드 패드

22 : 절연막 24 : 금속배선

26 : 마이크로스프링 30 : 모스트 패키지

32 : 리드 프레임의 아웃리드 34 : 봉지제

40 : TSOP

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 패키지 실장의 최적화 방법은 외부와의 전기적 접속 수단으로 기능하는 마이크로스프링이 칩의 배면에 배치된 구조의 모스트(MOST : Microspring On Silicon Technology) 패키지를 PCB 상에 실장하고, 외부와의 전기적 접속 수단으로 기능하는 리드 프레임이 봉지제의 양측 가장자리로부터 각각 외측으로 인출된 구조의 TSOP을 상기 모스트 패키지의 상부에 이격해서 실장하는 것을 특징으로 한다.

본 발명에 따르면, PCB 상에 모스트 패키지를 실장한 상태에서, 다시 상기 모스트 패키지의 상부에 TSOP을 실장하기 때문에, 상기 TSOP의 배면의 활용도를 높일 수 있으며, 그래서, 종래와 비교해서 PCB에서의 패키지의 실장 면적을 더욱 감소시킬 수 있다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

TSOP은 전형적인 패키지 구조에 비해 상대적으로 크기가 작기 때문에 한정된 면적의 PCB에 더 많은 수의 패키지를 실장할 수 있으며, 이에 따라, 고용량의 반도체 모듈을 제공할 수 있다. 그러나, 반도체 모듈의 제조를 위해 TSOP을 포함한 여러 종류의 패키지들을 PCB에 실장할 경우, 상기 TSOP의 배면 활용도가 매우 낮은 것에 기인해서 실장 면적의 사용성을 극대화시킬 수 없다.

따라서, 본 발명에서는, 도 3에 도시된 바와 같이, TSOP(40)의 배면에 칩 사이즈 패키지의 일종인 모스트(이하, MOST) 패키지(30)를 실장함으로써, 상기 TSOP(40) 배면의 활용도를 높임과 동시에 실장 면적의 사용이 최적화되도록 한다.

여기서, 상기 MOST 패키지(30)는, 도 2에 도시된 바와 같이, 외부와의 전기적 접속 수단으로서 마이크로스프링(26)이 구비되며, 이러한 마이크로스프링(26)은 반도체 칩(21)의 배면에 배치되면서 패드 재배열 공정에 의해 형성된 재배열라인, 즉, 금속배선(24)을 통해 상기 반도체 칩(21)의 본딩 패드(21a)와 전기적으로 연결된다. 이와 같은 MOST 패키지(30)는 칩 사이즈 패키지의 일종이므로, 그 크기가 반도체 칩(21)의 크기와 동일하며, 상기 TSOP(40) 보다는 작다. 도 2에서 미설명된 도면부호 22는 절연막을 각각 나타낸다.

한편, 전형적인 TSOP은 봉지제의 외측으로 인출되는 리드 프레임의 아웃리드의 길이가 매우 짧으며, 이 때문에, 그의 배면에 MOST 패키지를 실장할 수 없다.

따라서, 본 발명의 실시예에서는 TSOP(40)의 제조시, 봉지제(34)의 외측으로 인출되는 리드프레임의 아웃리드(32)의 길이를 소정 길이만큼, 바람직하게는, MOST 패키지(30)의 두께에 해당하는 길이만큼을 증가시켜, 상기 TSOP(40)의 배면에 MOST 패키지(30)가 실장 가능하도록 만든다.

또한, 상기 MOST 패키지(30)와 TSOP(40)을 PCB(20) 상에 실장함에 있어서, 본 발명의 실시예에서는 각각을 개별적으로 연속해서 실장하거나, 또는, 솔더 페이스트 등으로 상기 MOST 패키지(30)와 TSOP(40)를 PCB(20)에 부착시킨 후, 리플로우를 통해 동시에 실장한다.

전술한 바와 같이, TSOP(40)의 배면에 MOST 패키지(30)를 실장시키게 되면,상기 TSOP(40) 배면의 활용도를 높일 수 있으며, 종래와 비교해서, 패키지가 차지하는 실장 면적을 최소한 2배 이상 감소시킬 수 있게 된다. 따라서, 패키지 실장의 최적화를 이룰 수 있게 되는 바, 고용량 반도체 모듈의 제공이 매우 용이해진다.

도 4는 본 발명의 다른 실시예를 설명하기 위한 단면도로서, 도시된 바와 같이, 이 실시예에서는 MOST 패키지(30)가 실장될 PCB(20) 영역에 캐버티(cavity : 12)를 구비하고, 이 캐버티(12) 내에 상기 MOST 패키지(30)를 실장하며, 상기 MOST 패키지(30)의 상부에 이격해서 TSOP(40)을 실장한다.

이 실시예에 있어서는, PCB(20)에 캐버티(12)가 구비되며, MOST 패키지(30)가 상기 PCB(20)의 캐버티(12) 내에 실장되기 때문에, TSOP(40)은 전형적인 구조, 즉, 봉지제(34)의 외측으로 인출되는 리드프레임의 아웃리드(32)의 길이를 그대로 유지하더라도 PCB(20)에의 실장이 가능하다.

이상에서와 같이, 본 발명은 TSOP의 배면에 칩 사이즈 크기의 MOST 패키지를 실장함으로써, 상기 TSOP의 배면 활용도를 높일 수 있으며, 특히, 패키지가 차지하는 실장 면적을 감소시킬 수 있는 것에 기인해서 더 많은 수의 패키지 실장이 가능하다. 따라서, 패키지 실장의 최적화를 이룰 수 있으며, 이동 통신용 단말기 및 노트북 컴퓨터 등에 필요한 고용량의 반도체 모듈을 매우 용이하게 제공할 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims

외부와의 전기적 접속 수단으로 기능하는 마이크로스프링이 칩의 배면에 배치된 구조의 모스트(MOST : Microspring On Silicon Technology) 패키지를 인쇄회로기판 상에 실장하고, 외부와의 전기적 접속 수단으로 기능하는 리드 프레임이 봉지제의 양측 가장자리로부터 각각 외측으로 인출된 구조의 TSOP(Thin Small Outline Package)을 상기 모스트 패키지의 상부에 이격해서 실장하는 것을 특징으로 하는 반도체 패키지 실장의 최적화 방법.
제 1 항에 있어서, 상기 TSOP의 리드 프레임의 인출 길이는

상기 모스트 패키지의 두께 보다 긴 것을 특징으로 하는 반도체 패키지 실장의 최적화 방법.
제 1 항에 있어서, 상기 인쇄회로기판은

상기 모스트 패키지가 실장되는 영역에 캐버티(cavity)가 구비된 것을 특징으로 하는 반도체 패키지 실장의 최적화 방법.