KR20040021731A - 피지에이 패키지 - Google Patents

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KR20040021731A
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류정수
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Abstract

본 발명은 반도체 패키지의 크기를 축소화 할 수 있는 반도체 패키지에 관한 것이다. 본 발명의 피지에이 패키지는 반도체 칩의 상면와 저면에 각각 제1기판과 제2기판이 설치된다는데 있다. 상기 제1기판은 상기 반도체 칩이 상기 범프를 통하여 실장되는 상면과 상기 범프와 전기적으로연결되는 핀들이 수직으로 돌출된 하면을 갖으며, 제2기판은 상기 반도체 칩이 상기 범프를 통하여 실장되는 하면과, 상기 범프와 전기적으로 연결되는 핀들이 수직으로 돌출된 상면을 갖는다.

Description

피지에이 패키지{A PGA PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 반도체 패키지의 크기를 축소화 할 수 있는 반도체 패키지에 관한 것이다.
일반적으로 반도체 패키지라 함은 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 집적 회로 등의 반도체칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 상기 반도체칩의 전기적 성능을 최적화, 극대화시키기 위해 리드프레임(Lead Frame)이나 인쇄회로기판(Printed Circuit Board)등을 이용해 메인보드(Main Board)로의 신호 입/출력 단자를 형성하고 봉지수단을 이용하여 몰딩(Molding)한 것을 말한다.
이러한 반도체 패키지는 최근 반도체칩의 진보된 집적화 기술과 전자기기의 소형화에 따라서 이를 뒷받침하기 위해 경박단소(輕薄短少)화의 추세에 있으며, 이와 같은 반도체패키지는 실장방법에 따라 삽입형과 표면실장(Surface Mount Technology, SMT)형으로 분류하게 된다. 삽입형으로서 대표적인 것은 DIP(Dual In-Line Package), PGA(Pin Grid Array)등이 있고, 표면 실장형으로서 대표적인 것은 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic Leaded Chip Carrier), BGA(Ball GridArray) 등이 있다.
이러한 반도체 패키지는 섭스트레이트(Substrate)로서 인쇄회로기판을 이용한 PGA 반도체 패키지, BGA 반도체 패키지와 리드프레임을 이용한 어레이형 반도체패키지로 분류할 수 있으며 이중에서도 리드프레임을 이용한 어레이형 반도체패키지의 구조를 첨부된 도1을 참조하여 설명하면 다음과 같다.
도 1은 일반적인 피.지.에이 패키지를 보여주는 측면도로써, 반도체 칩(12)이 기판(14)의 상면위로 실장된 후, 금속 재질의 리드(16)가 씌워져 기판의 상면에서 반도체 칩(12)이 실장된 부분을 밀봉한 것을 기본적 구조로 한다.
반도체 칩(12)은 범프(12a)를 아래 방향으로 한 상태에서 플럭스를 이용하여 실장되는 플립칩 기술이 적용되어 기판(14) 상면의 칩실장부 위에 실장되며, 반도체 칩과 기판의 상면 사이에는 밀봉부재(18)로 언더필 공정을 수행하여 범프(12a)들이 부착된 칩 실장부분을 밀봉한다. 반도체 칩의 범프(12a)들은 핀(20)들과 대응되어 전기적으로 연결되어 있다.
이러한 구조의 패키지에 따르면, 패키지(10)의 크기는 칩(12)의 크기와 핀(20)의 개수에 의해 정해진다. 칩이 대용량화되어 감에 따라 칩의 크기가 증가하고, 핀(20)의 개수가 증가함과 동시에 패키지 크기가 증가하게 된다. 이러한 패키기 크기의 증가는 패키지개발 비용의 증가는 물론 시스템 전체 크기의 증가를 초래하게 된다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로, 그 목적은 단자핀의 구조 개선을 통해 패키지의 크기를 획기적으로 줄일 수 있도록 하는데 그 목적이 있다.
도 1은 일반적인 피지에이 패키지의 구성을 보여주는 단면도;
도 2는 본 발명의 바람직한 실시예에 따른 피지에이 패키지의 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
110 : 반도체 칩
120 : 제1기판
130 : 제2기판
상술한 목적을 달성하기 위한 본 발명의 특징에 의하면, 피지에이 패키지는 범프들이 구비된 반도체 칩; 상기 반도체 칩이 상기 범프를 통하여 실장되는 상면과 상기 범프와 전기적으로 연결되는 핀들이 수직으로 돌출된 하면을 포함하는 제1기판; 상기 반도체 칩이 상기 범프를 통하여 실장되는 하면과, 상기 범프와 전기적으로 연결되는 핀들이 수직으로 돌출된 상면을 포함하는 제2기판을 갖는다.
이하, 첨부된 도면 도 2를 참조하면서 본 발명의 실시예를 보다 상세히 설명한다. 상기 도면들에 있어서 동일한 기능을 수행하는 구성요소에 대해서는 동일한 참조 번호가 병기되어 있다.
도 2는 본 발명의 실시예에 따른 피지에이 패키지의 외관을 보여주는 도면이다.
도 2를 참고하면, 피지에이 패키지(100)는 반도체 칩(110), 제1기판(120) 그리고 제2기판(130)으로 이루어진다. 상기 반도체 칩(110)은 다수의 범프(112)들이 상면과 하면에 형성된다.
상기 제1기판(120)은 상기 반도체 칩(110)이 상기 범프(112)를 통하여 실장되는 칩 실장부를 갖는 상면(122)과, 상기 범프(112)와 전기적으로 연결되는 핀(124)들이 수직으로 돌출된 하면(126)을 갖는다. 상기 제2기판(130)은 상기 반도체 칩(110)이 상기 범프(112)를 통하여 실장되는 칩 실장부를 갖는 하면(132)과, 상기 범프(112)와 전기적으로 연결되는 핀(134)들이 수직으로 돌출된 상면(136)을 갖는다.
이처럼, 본 발명의 바람직한 실시예에 따른 피지에이 패키지(100)는 일면에 칩 실장부(chip mount area)가 형성되고, 그 반대면에 격자형태의 외부접속용 핀(124,134 ; pin)들이 돌출되어 형성된 기판(120,130)들에 반도체 칩(110)이 플립 본딩(Flip bonding)된다.
이처럼, 본 발명의 피지에이 패키지는 기판이 반도체 칩의 양면으로 설치됨으로, 전체적인 사이즈를 감소시킬 수 있고, 재료비 절감으로 인한 원가 감소를 얻을 수 있다.
여기서 본 발명의 구조적인 특징은 반도체 칩의 양면으로 기판이 연결되는데 있다.
이상에서, 본 발명에 따른 피지에이 패키지의 구성 및 작용을 상기한 설명및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이와 같은 본 발명의 피지에이 패키지에 의하면, 패키지의 크기를 획기적으로 축소시킬 수 있는 효과가 있다.

Claims (1)

  1. 피지에이 패키지에 있어서:
    범프들이 구비된 반도체 칩;
    상기 반도체 칩이 상기 범프를 통하여 실장되는 상면과 상기 범프와 전기적으로연결되는 핀들이 수직으로 돌출된 하면을 포함하는 제1기판;
    상기 반도체 칩이 상기 범프를 통하여 실장되는 하면과, 상기 범프와 전기적으로 연결되는 핀들이 수직으로 돌출된 상면을 포함하는 제2기판을 포함하는 것을 특징으로 하는 피지에이 패키지.
KR1020020051336A 2002-08-29 2002-08-29 피지에이 패키지 KR20040021731A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200449796Y1 (ko) * 2008-04-08 2010-08-11 김석헌 골프 연습용 홀컵

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