KR20020073821A - 서지 보호 회로부를 포함하는 반도체 소자 및 그 제조방법 - Google Patents

서지 보호 회로부를 포함하는 반도체 소자 및 그 제조방법 Download PDF

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KR20020073821A
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Abstract

서지 보호 회로부를 포함하는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자는 칩 영역과, 외부 단자에 전기적으로 접속되는 패드와, 상기 패드와 전기적으로 연결되고, 상기 패드에 인가되는 고전압을 흡수하기 위한 서지 보호 회로부와, 상기 패드로부터 상기 칩 영역까지 연결되어 있는 다층 배선 구조의 금속 배선층을 포함한다. 상기 금속 배선층은 제1 금속 배선층과 제2 금속 배선층으로 이루어진다. 상기 제1 금속 배선층은 상기 칩 영역의 상부로부터 상기 패드의 하부까지 일체로 연장되어 있고, 제1 콘택 플러그를 통하여 상기 칩 영역에 연결되어 있는 제1 연결부와, 제2 콘택 플러그를 통하여 상기 서지 보호 회로부에 연결되어 있는 제2 연결부와, 평면 레이 아웃 상에서 상기 패드와 서로 중첩되도록 상기 패드에 연결되어 있는 패드 연결부를 가진다. 상기 제2 금속 배선층은 상기 제1 금속 배선층 위에서 상기 패드로부터 연장되어 있고, 제3 콘택 플러그 및 제4 콘택 플러그를 통하여 각각 상기 제1 연결부 및 제2 연결부에 연결된다.

Description

서지 보호 회로부를 포함하는 반도체 소자 및 그 제조 방법 {Semiconductor device including surge protection circuit and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 서지 보호 회로부를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 핀(pin)의 수가 증가하게 되고, 그에 따라 제품의 신뢰성이 더욱 강조되고 있다.
반도체 소자의 입출력 단자에는 내부 회로의 내압(耐壓)을 초과하는 과대한 서지 전압이 정전기 등에 의해 인가되는 경우가 있고, 이 과대한 서지 전압이 그대로 내부 회로로 인가되면 내부 회로가 파괴된다. 따라서, 입출력 단자와 내부 회로 사이에 서지 보호 회로부를 형성하여 과대한 서지 전압이 인가되지 않도록 하고 있다.
도 1은 일반적인 반도체 소자의 전기적 등가 회로를 개략적으로 도시한 도면이다. 도 1에 도시한 바와 같이, 패드(10)로부터 서지 보호 회로부(20)를 거쳐 칩(30)의 내부까지 도전선(40)이 연결되어 있다.
도 2는 종래의 반도체 소자의 구성을 개략적으로 도시한 단면도이다. 도 2에 도시한 바와 같이, 종래의 반도체 소자에서는 반도체 기판(50)상에서 패드(60)로부터, 서지 보호 회로부 형성 영역에 있는 콘택 영역(50)에 연결되어 있는 콘택 플러그(54)와, 칩 영역에 있는 콘택 영역(56)에 연결되어 있는 콘택 플러그(58)에 각각 연결되는 도전선이 단일층의 금속 배선(70)으로 이루어져 있다.
종래의 반도체 소자의 구성에서와 같이 패드로부터 서지 보호 회로부를 거쳐 칩 내부까지 연결되어 있는 도전선이 단일층의 금속 배선으로 이루어져 있는 경우에는, 고집적화된 반도체 소자에서 핀 수가 많아짐에 따라 충분한 폭을 가지는 금속 배선층을 확보하지 못하면 반도체 소자의 조립 과정에서 임의의 선로를 따라 전달되는 전압, 전류 또는 전력의 과도한 충격으로 인하여 저항 및 열이 급증하면서 금속 배선층이 파괴되는 현상이 발생된다. 그러나, 고집적화된 반도체 소자에서는 금속 배선층의 충분한 폭을 확보하는 데에는 한계가 있다.
본 발명의 목적은 고집적 반도체 소자에 있어서 선로를 따라 전달되는 과도한 충격에 대한 파괴 내압을 높일 수 있는 구조를 가지는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기와 같은 구조를 가지는 반도체 소자의 제조 방법을 제공하는 것이다.
도 1은 일반적인 반도체 소자의 전기적 등가 회로를 개략적으로 도시한 도면이다.
도 2는 종래의 반도체 소자의 구성을 개략적으로 도시한 단면도이다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자의 회로 구성을 개략적으로 도시한 블록도이다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 구성을 도시한 단면도이다.
도 5는 도 4의 금속 배선층의 평면 레이아웃을 개략적으로 도시한 도면이다.
도 6a 내지 도 6g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 102: 칩 영역, 104: 서지 보호 회로부, 112: 제1 콘택 플러그, 114: 제2 콘택 플러그, 122: 제3 콘택 플러그, 124: 제4 콘택 플러그, 126: 비아 콘택 플러그, 132: 제1 금속 배선층, 132a: 제1 연결부, 132b: 제2 연결부,132c: 패드 연결부, 134: 제2 금속 배선층, 140: 금속 배선층, 142: 도전선, 150: 패드, 200: 반도체 기판, 202, 204 : 콘택 영역, 210: 층간절연막, 212: 제1 콘택 플러그, 214: 제2 콘택 플러그, 232: 제1 금속 배선층, 240: 금속층간절연막, 242: 제1 콘택홀, 244: 제2 콘택홀, 246: 제3 콘택홀, 252: 제3 콘택 플러그, 254: 제4 콘택 플러그, 256: 비아 콘택 플러그, 260: 제2 금속 배선층, 260a: 패드, 270: 패시베이션층, CA: 칩 영역, PA: 패드 형성 예정 영역, SA: 서지 보호 회로부 형성 영역.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 칩 영역과, 외부 단자에 전기적으로 접속되는 패드와, 상기 패드와 전기적으로 연결되고, 상기 패드에 인가되는 고전압을 흡수하기 위한 서지 보호 회로부와, 상기 패드로부터 상기 칩 영역까지 연결되어 있는 다층 배선 구조의 금속 배선층을 포함한다. 상기 금속 배선층은 제1 금속 배선층과 제2 금속 배선층으로 이루어진다. 상기 제1 금속 배선층은 상기 칩 영역의 상부로부터 상기 패드의 하부까지 일체로 연장되어 있고, 제1 콘택 플러그를 통하여 상기 칩 영역에 연결되어 있는 제1 연결부와, 제2 콘택 플러그를 통하여 상기 서지 보호 회로부에 연결되어 있는 제2 연결부와, 평면 레이 아웃 상에서 상기 패드와 서로 중첩되도록 상기 패드에 연결되어 있는 패드 연결부를 가진다. 상기 제2 금속 배선층은 상기 제1 금속 배선층 위에서 상기 패드로부터 연장되어 있고, 제3 콘택 플러그 및 제4 콘택 플러그를 통하여 각각 상기 제1 연결부 및 제2 연결부에 연결된다.
바람직하게는, 상기 패드와 상기 제2 금속 배선층은 일체로 형성된다.
본 발명에 따른 반도체 소자는 상기 제1 금속 배선층의 패드 연결부와 상기 패드를 연결시키기 위하여 이들 사이에 형성된 비아 콘택 플러그를 더 포함할 수 있다. 이 때, 상기 비아 콘택 플러그는 상기 제3 콘택 플러그 및 제4 콘택 플러그와 동일 레벨상에 형성된다.
바람직하게는, 상기 제1 콘택 플러그 및 제3 콘택 플러그는 평면 레이 아웃 상에서 서로 중첩되어 있다. 또한, 상기 제3 콘택 플러그 및 제4 콘택 플러그는 평면 레이 아웃 상에서 서로 중첩되어 있다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법에서는 칩 영역, 서지 보호 회로부 및 패드 형성 예정 영역을 포함하는 반도체 기판상에 상기 칩 영역의 콘택 영역과 연결되는 제1 콘택 플러그와, 상기 서지 보호 회로부의 콘택 영역과 연결되는 제2 콘택 플러그를 형성한다. 상기 제1 콘택 플러그 및 제2 콘택 플러그와 연결되고, 상기 패드 형성 예정 영역까지 연장되는 복수의 금속층으로 이루어지는 다층 배선 구조의 금속 배선층을 형성한다. 상기 금속 배선층중 패드를 구성하는 일부를 제외한 나머지 부분을 덮는 패시베이션층을 형성한다.
상기 반도체 기판상의 상기 패드 형성 예정 영역에는 회로가 형성되어 있지 않다.
본 발명에 따른 반도체 소자의 제조 방법에서는, 상기 금속 배선층을 형성하기 위하여, 상기 제1 콘택 플러그, 제2 콘택 플러그 및 패드 형성 예정 영역을 덮는 제1 금속 배선층을 형성한다. 상기 제1 금속 배선층 위에 금속층간절연막을 형성한다. 상기 금속층간절연막을 패터닝하여, 상기 제1 금속 배선층중 상기 제1 콘택 플러그의 상부 및 상기 제2 콘택 플러그의 상부와, 상기 패드 형성 예정 영역에서 상기 제1 금속 배선층을 각각 노출시키는 제1 콘택홀, 제2 콘택홀 및 제3 콘택홀을 형성한다. 상기 제1 콘택홀, 제2 콘택홀 및 제3 콘택홀 내에 도전 물질을 채워서 각각 제3 콘택 플러그, 제4 콘택 플러그 및 비아 콘택 플러그를 형성한다. 상기 제3 콘택 플러그, 제4 콘택 플러그 및 비아 콘택 플러그를 덮는 제2 금속 배선층을 형성한다.
바람직하게는, 상기 패시베이션층 형성 단계에서 상기 패드를 구성하는 일부는 제2 금속 배선층에서 선택된다. 또한, 상기 제2 금속 배선층중 패드를 구성하는 일부는 평면 레이아웃 상에서 상기 비아 콘택 플러그와 서로 중첩되는 부분이다.
본 발명에 따르면, 패드로부터 서지 보호 회로부를 거쳐 칩 영역까지 연결되어 있는 금속 배선층을 다층 배선 구조로 구성함으로써, 패드를 통하여 정전기, 서지와 같은 스트레스가 인가되었을 때, 그 스트레스의 전달 경로가 복수의 금속 배선층으로 각각 분산될 수 있다. 또한, 패드를 통하여 전달되는 스트레스에 의하여 금속 배선층이 파괴되는 등의 문제를 방지할 수 있으며, 칩 면적을 증가시키거나 금속 배선의 레이아웃 면적을 증가시키지 않고도 서지에 대한 내성을 현격하게 개선시킴으로써 반도체 소자의 신뢰성을 강화시킬 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자의 회로 구성을 개략적으로 도시한 블록도이다.
도 3을 참조하면, 본 발명에 따른 반도체 소자는 칩 영역(102)과, 외부 단자(도시 생략)에 전기적으로 접속되는 패드(150)와, 상기 패드(150)와 전기적으로 연결되고, 상기 패드(150)에 인가되는 고전압을 흡수하기 위한 서지 보호 회로부(104)를 갖추고 있다. 상기 패드(150)로부터 상기 서지 보호 회로부(104)를 거쳐 상기 칩 영역(102)까지 이르는 도전선(142)은 다층 배선 구조의 금속 배선층으로 구성되어 있다. 상기 패드(150)는 본딩 와이어(bonding wire)를 거쳐서 외부 단자를 구성하는 프레임 리드(도시 생략)에 접속된다.
도 4는 도 3의 구성을 가지는 본 발명에 따른 반도체 소자의 구성을 보다 상세히 설명하기 위한 단면도이고, 도 5는 상기 도전선(142)을 구성하는 도 4의 금속 배선층(140)의 평면 레이아웃을 개략적으로 도시한 도면이다.
도 4 및 도 5를 참조하면, 상기 도전선(142)을 구성하는 금속 배선층(140)은 제1 금속 배선층(132)과 제2 금속 배선층(134)을 포함하는 다층 금속 배선 구조를 가지고 있다. 상기 제1 금속 배선층(132)은 반도체 기판(100)상의 칩 영역의 상부로부터 패드(150)의 하부까지 일체로 연장되어 있다. 상기 제1 금속 배선층(132)은 제1 콘택 플러그(112)를 통하여 상기 칩 영역에 연결되어 있는 제1 연결부(132a)와, 제2 콘택 플러그(114)를 통하여 서지 보호 회로부 형성 영역에 있는 상기 서지 보호 회로부(104)에 연결되어 있는 제2 연결부(132b)와, 상기 패드(150)의 하부까지 연장된 부분에 해당하는 패드 연결부(132c)를 포함한다. 상기 제1 금속배선층(132)의 패드 연결부(132c)는 비아 콘택 플러그(126)를 통하여 상기 패드(150)에 연결되어 있다.
상기 패드(150)와, 상기 비아 콘택 플러그(126)와, 상기 제1 금속 배선층(132)의 패드 연결부(132)는 각각 평면 레이 아웃 상에서 서로 중첩된 부분을 가진다.
상기 제2 금속 배선층(134)은 상기 제1 금속 배선층(132) 위에서 상기 패드(150)로부터 연장되어 있으며, 상기 패드(150)와 일체로 형성되어 있다. 상기 제2 금속 배선층(134)은 제3 콘택 플러그(122) 및 제4 콘택 플러그(124)를 통하여 각각 상기 제1 금속 배선층(132)의 제1 연결부(132a) 및 제2 연결부(132b)에 연결되어 있다. 상기 제3 콘택 플러그(122) 및 제4 콘택 플러그(124)는 상기 비아 콘택 플러그(126)와 동일 레벨상에 형성된다. 또한, 상기 제1 콘택 플러그(112) 및 제3 콘택 플러그(122)는 평면 레이 아웃 상에서 서로 중첩되어 있다. 마찬가지로, 상기 제3 콘택 플러그(114) 및 제4 콘택 플러그(124)는 평면 레이 아웃 상에서 서로 중첩되어 있다.
상기 설명한 바와 같이, 본 실시예에 따른 반도체 소자에서는 패드로부터 칩 영역까지 연결되어 있는 금속 배선층(140)이 제1 금속 배선층(132) 및 제2 금속 배선층(134)을 포함하는 다층 배선 구조를 가지며, 상기 패드(150)와 제1 금속 배선층(132)의 평면 레이아웃이 서로 중첩되는 영역을 갖는다. 따라서, 상기 패드(150)를 통하여 정전기, 서지와 같은 스트레스가 인가되었을 때, 그 스트레스의 전달 경로가 상기 제2 금속 배선층(134)으로 뿐 만 아니라 상기 비아 콘택 플러그(126)를거쳐 상기 제1 금속 배선층(132)으로 분산된다. 그 결과, 칩 면적을 증가시키거나 금속 배선의 레이아웃 면적을 증가시키지 않고도 서지에 대한 내성을 현격하게 개선시킬 수 있다.
도 6a 내지 도 6g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도이다.
도 6a를 참조하면, 칩 영역(CA), 서지 보호 회로부 형성 영역(SA), 및 패드 형성 예정 영역(PA)을 포함하는 반도체 기판(200)상에 형성된 층간절연막(210)을 관통하여 상기 칩 영역(CA)의 콘택 영역(202)과 연결되는 제1 콘택 플러그(212)와, 상기 서지 보호 회로부 형성 영역(SA)의 콘택 영역(204)과 연결되는 제2 콘택 플러그(214)를 형성한다. 상기 반도체 기판(200)상의 상기 패드 형성 예정 영역(PA)에는 회로가 형성되어 있지 않다.
도 6b 내지 도 6f는 복수의 금속층으로 이루어지는 다층 배선 구조의 금속 배선층을 형성하는 단계를 보여주는 단면도들이다.
먼저 도 6b를 참조하면, 상기 제1 콘택 플러그(212), 제2 콘택 플러그(214) 및 패드 형성 예정 영역(PA)을 덮는 제1 금속 배선층(232)을 형성한다. 즉, 상기 제1 금속 배선층(232)은 회로가 형성되어 있지 않은 상기 패드 형성 예정 영역(PA)까지 연장되도록 형성된다.
도 6c를 참조하면, 상기 제1 금속 배선층(232) 위에 금속층간절연막(240)을 을 형성한다.
도 6d를 참조하면, 상기 금속층간절연막(240)을 패터닝하여 상기 제1 금속배선층(232)중 상기 제1 콘택 플러그(212)의 상부를 노출시키는 제1 콘택홀(242)과, 상기 제1 금속 배선층(232)중 상기 제2 콘택 플러그(214)의 상부를 노출시키는 제2 콘택홀(244)과, 상기 패드 형성 예정 영역(PA)에서 상기 제1 금속 배선층(232)을 노출시키는 제3 콘택홀(246)을 각각 형성한다.
도 6e를 참조하면, 상기 제1 콘택홀(242), 제2 콘택홀(244) 및 제3 콘택홀(246) 내에 도전 물질을 채워서 각각 제3 콘택 플러그(252), 제4 콘택 플러그(254) 및 비아 콘택 플러그(256)를 형성한다.
도 6f를 참조하면, 상기 제3 콘택 플러그(252), 제4 콘택 플러그(254) 및 비아 콘택 플러그(256)를 덮는 제2 금속 배선층(260)을 형성한다.
도 6g를 참조하면, 상기 제2 금속 배선층(260)중 패드(260a)를 구성하는 일부를 제외한 나머지 부분을 덮는 패시베이션층(270)을 형성한다. 이 때, 상기 제2 금속 배선층(260)중 패드(260a) 부분이 평면 레이아웃 상에서 상기 비아 콘택 플러그(256)와 서로 중첩되도록 상기 패시베이션층(270)을 형성한다.
본 발명에 따른 반도체 소자에서는 패드로부터 칩 영역까지 연결되어 있는 금속 배선층이 제1 금속 배선층 및 제2 금속 배선층을 포함하는 다층 배선 구조를 가지며, 상기 패드와 제1 금속 배선층의 평면 레이아웃이 서로 중첩되는 영역을 갖는다. 따라서, 패드를 통하여 정전기, 서지와 같은 스트레스가 인가되었을 때, 그 스트레스의 전달 경로가 복수의 금속 배선층으로 각각 분산될 수 있으며, 그 결과 금속 배선층이 파괴되는 등의 문제를 방지할 수 있다. 또한, 칩 면적을 증가시키거나 금속 배선의 레이아웃 면적을 증가시키지 않고도 서지에 대한 내성을 현격하게 개선시킴으로써 반도체 소자의 신뢰성을 강화시킬 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (10)

  1. 칩 영역과,
    외부 단자에 전기적으로 접속되는 패드와,
    상기 패드와 전기적으로 연결되고, 상기 패드에 인가되는 고전압을 흡수하기 위한 서지 보호 회로부와,
    상기 패드로부터 상기 칩 영역까지 연결되어 있는 다층 배선 구조의 금속 배선층을 포함하고,
    상기 금속 배선층은
    상기 칩 영역의 상부로부터 상기 패드의 하부까지 일체로 연장되어 있고, 제1 콘택 플러그를 통하여 상기 칩 영역에 연결되어 있는 제1 연결부와, 제2 콘택 플러그를 통하여 상기 서지 보호 회로부에 연결되어 있는 제2 연결부와, 평면 레이 아웃 상에서 상기 패드와 서로 중첩되도록 상기 패드에 연결되어 있는 패드 연결부를 가지는 제1 금속 배선층과,
    상기 제1 금속 배선층 위에서 상기 패드로부터 연장되어 있고, 제3 콘택 플러그 및 제4 콘택 플러그를 통하여 각각 상기 제1 연결부 및 제2 연결부에 연결되어 있는 제2 금속 배선층으로 이루어지는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 패드와 상기 제2 금속 배선층은 일체로 형성되어 있는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 금속 배선층의 패드 연결부와 상기 패드를 연결시키기 위하여 이들 사이에 형성된 비아 콘택 플러그를 더 포함하고,
    상기 비아 콘택 플러그는 상기 제3 콘택 플러그 및 제4 콘택 플러그와 동일 레벨상에 형성된 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 제1 콘택 플러그 및 제3 콘택 플러그는 평면 레이 아웃 상에서 서로 중첩되어 있는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 제3 콘택 플러그 및 제4 콘택 플러그는 평면 레이 아웃 상에서 서로 중첩되어 있는 것을 특징으로 하는 반도체 소자.
  6. 칩 영역, 서지 보호 회로부 및 패드 형성 예정 영역을 포함하는 반도체 기판상에 상기 칩 영역의 콘택 영역과 연결되는 제1 콘택 플러그와, 상기 서지 보호 회로부의 콘택 영역과 연결되는 제2 콘택 플러그를 형성하는 단계와,
    상기 제1 콘택 플러그 및 제2 콘택 플러그와 연결되고, 상기 패드 형성 예정 영역까지 연장되는 복수의 금속층으로 이루어지는 다층 배선 구조의 금속 배선층을 형성하는 단계와,
    상기 금속 배선층중 패드를 구성하는 일부를 제외한 나머지 부분을 덮는 패시베이션층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 반도체 기판상의 상기 패드 형성 예정 영역에는 회로가 형성되어 있지 않은 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제6항에 있어서, 상기 금속 배선층을 형성하는 단계는
    상기 제1 콘택 플러그, 제2 콘택 플러그 및 패드 형성 예정 영역을 덮는 제1 금속 배선층을 형성하는 단계와,
    상기 제1 금속 배선층 위에 금속층간절연막을 형성하는 단계와,
    상기 금속층간절연막을 패터닝하여, 상기 제1 금속 배선층중 상기 제1 콘택 플러그의 상부 및 상기 제2 콘택 플러그의 상부와, 상기 패드 형성 예정 영역에서 상기 제1 금속 배선층을 각각 노출시키는 제1 콘택홀, 제2 콘택홀 및 제3 콘택홀을 형성하는 단계와,
    상기 제1 콘택홀, 제2 콘택홀 및 제3 콘택홀 내에 도전 물질을 채워서 각각제3 콘택 플러그, 제4 콘택 플러그 및 비아 콘택 플러그를 형성하는 단계와,
    상기 제3 콘택 플러그, 제4 콘택 플러그 및 비아 콘택 플러그를 덮는 제2 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 패시베이션층 형성 단계에서 상기 패드를 구성하는 일부는 제2 금속 배선층에서 선택되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서, 상기 제2 금속 배선층중 패드를 구성하는 일부는 평면 레이아웃 상에서 상기 비아 콘택 플러그와 서로 중첩되는 부분인 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (2)

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Publication number Priority date Publication date Assignee Title
KR101087185B1 (ko) * 2004-11-05 2011-11-25 매그나칩 반도체 유한회사 정전기 방지 패턴 구조
KR101318217B1 (ko) * 2006-09-29 2013-10-16 엘지디스플레이 주식회사 액정 표시장치와 그 제조방법

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