KR20020068208A - 반도체 조립체의 방열판 구조 및 그 제조 방법 - Google Patents

반도체 조립체의 방열판 구조 및 그 제조 방법 Download PDF

Info

Publication number
KR20020068208A
KR20020068208A KR1020010008504A KR20010008504A KR20020068208A KR 20020068208 A KR20020068208 A KR 20020068208A KR 1020010008504 A KR1020010008504 A KR 1020010008504A KR 20010008504 A KR20010008504 A KR 20010008504A KR 20020068208 A KR20020068208 A KR 20020068208A
Authority
KR
South Korea
Prior art keywords
chip
heat sink
base frame
heat
semiconductor assembly
Prior art date
Application number
KR1020010008504A
Other languages
English (en)
Inventor
윤석윤
이명근
Original Assignee
에쓰에쓰아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에쓰에쓰아이 주식회사 filed Critical 에쓰에쓰아이 주식회사
Priority to KR1020010008504A priority Critical patent/KR20020068208A/ko
Publication of KR20020068208A publication Critical patent/KR20020068208A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은 칩 하단에 방열판을 부착하여 칩에서 발생하는 열을 외부로 방출하는 반도체 조립체에 있어서, 상기 방열판을 요철 형상으로 제조하되, 상기 요철 형상의 하단에 다수의 방열용 홈을 형성하여 이루어진 것을 특징으로 하며, 특히 상기 방열판은 칩이 안착되는 칩안착부와, 상기 칩안착부의 주변 가장자리에 위치하며 일정 깊이로 에칭된 결합부, 및 상기 칩안착부의 하단 저면에 다수의 방열용 홈을 구비함으로써, 와이어의 길이를 단축하여 반도체의 성능을 향상시킴과 아울러 방열 면적을 증가시켜 방열 성능을 향상시킬 수 있는 반도체 조립체의 방열판 구조 및 그 제조 방법에 관한 것이다.

Description

반도체 조립체의 방열판 구조 및 그 제조 방법{Method for manufacturing Heat-Sink in Semiconductor Assembly and Structure thereof}
본 발명은 반도체 패키지의 조립 공정에 관한 것으로, 특히 칩(Chip or Die)이 안착되는 베이스프레임의 각 방열판을 요철(凸)형상으로 제작한 후 각 방열판의 하단에 다수의 홈을 형성함으로써, 와이어의 길이를 단축하여 반도체의 성능을 향상시킴과 아울러 방열면적의 증가로 방열 성능을 향상시킬 수 있는 반도체 조립체의 방열판 구조 및 그 제조 방법에 관한 것이다.
일반적으로 다수의 회로소자들이 집적된 IC칩은 칩 구동시 그 내부에 구비된 소자의 고유저항과 동작 전압으로 인해 많은 열이 발생되고, 그 열로 인해 회로 소자의 특성이 열화되거나 파괴될 우려가 있었다.
이러한, 문제들을 해결하기 위하여 비메모리형 칩의 하단에는 열 방출용 방열판을 부착하여 반도체를 조립하게 된다.
도 1은 종래 기술에 의한 반도체 조립 프레임의 구조와 그 조립 방법을 설명하기 위해 도시한 것으로, 리드프레임(10)과 베이스프레임(50)을 도시하였다.
리드프레임(10)은 리드선(23; Lead)으로 이루어진 복수의 칩 유닛(20)과 가이드 홀(30)이 일렬로 배열되어 있으며, 상기 칩 유닛(20)은 방열판과 캡(Cap)을 각각 결합시키기 위한 몰드(25; Mold)를 더 구비하고 있다.
상기 몰드(25)는 리드선(23)의 일측 단면을 따라 대략 사각형태의 링형상으로 프레임의 수직 방향으로 약간 돌출되어 있고, 이후 반도체 조립 공정에서 리드선(23)을 기준으로 하단 몰드(25)에는 방열판(60)을 부착하고, 상단 몰드(25)상에는 캡(Cap)을 부착하여 패키징하는 것이다.
그리고, 복수의 방열판(60)이 형성된 베이스프레임(50)은 얇은 금속제로서, 프레임상에 복수의 방열판(60; Heat Sink)이 일렬로 형성되어 있고, 방열판(60)의 상단에는 칩 안착용 은도금(61)이 형성되어 있다.
이와 같은 구조로 이루어진 리드프레임(10)과 베이스프레임(50)을 각각의 프레임 가장자리에 형성된 가이드 홀(30)을 이용하여 정렬시킨 후 접착제를 이용하여 칩 유닛(20)의 하단에 방열판(60)의 상단을 부착시키고, 접착제가 경화된 다음 베이스프레임(50)을 리드프레임(10)으로부터 분리시키면 각 방열판(60)이 칩 유닛(20)의 하단에 장착되는 것이다.
이후, 방열판(60)의 은도금(61)상에 칩(80)을 부착시키고, 그 칩(80)과 은도금된 내측 리드선(23-1)을 와이어(70)로 본딩시킨 후 캡(90; Cap or Lid)으로 패키징하여 도 2와 같은 반도체 조립을 완성한다.
즉, 도 2는 리드선(23)을 중심으로 상단 몰드(25)에 캡(90)이 부착되어 씌워져 있고, 리드선(23)을 중심으로 하단 몰드(25)에 방열판(60)이 부착되어 있으며, 상기 방열판(60)의 상단 도금(61)상에 칩(80)이 안착되어 있고, 칩(80)과 리드선(23)이 와이어(70)로 본딩된 구조로 이루어져 있다.
상기와 같이 종래에는 방열판(60) 상단에 은을 도금(61)하여 칩 유닛(20)의 하단에 부착한 후 그 은도금(61) 상단에 칩(80)을 안착시켜 칩과 은도금된 내측 리드선(23-1)을 와이어(70)로 본딩하는 과정으로 조립하는 데, 이와 같이 종래에는 방열판(60)의 형상이 평판 구조로 이루어져 있어 칩과 리드선간의 간격이 멀어 와이어의 길이가 길어지고 이에 따라 반도체의 데이터처리 성능이 저하됨과 아울러 와이어의 재료비가 증가되는 문제점이 있었다.
따라서, 본 발명의 목적은 칩(Chip or Die)이 안착되는 베이스프레임의 각 방열판을 요철(凸)형상으로 제작한 후 각 방열판의 하단에 다수의 홈을 형성함으로써, 와이어의 길이를 단축하여 반도체의 성능을 향상시킴과 아울러 방열 면적을 증가시켜 방열 성능을 개선할 수 있는 반도체 조립체의 방열판 구조 및 그 제조 방법을 제공하는 데 있다.
도 1은 종래 기술에 의한 반도체조립 프레임의 구조 및 그 조립 방법을 설명하기 위해 도시한 도면이고,
도 2는 도 1에 의해 완성된 반도체 조립체를 나타낸 단면도이고,
도 3 및 도 4는 본 발명의 일실시예에 의한 반도체 베이스프레임을 도시한 것으로, 도 3a는 평면 사시도이고, 도 3b는 배면사시도이며, 도 4는 도 3a의 A-A'부분을 절단한 측단면도이고,
도 5는 베이스프레임과 리드프레임의 조립 방식을 설명하기 위해 도시한 사시도이고,
도 6은 도 3 내지 도 5와 같은 공정을 통해 완성된 반도체 조립체를 나타낸 단면도이고,
도 7은 본 발명의 일실시예에 의한 베이스프레임의 제조 및 리드프레임과의 조립 공정예를 나타낸 플로우챠트이다.
* 도면의 주요 부분에 대한 부호의 설명
100: 베이스프레임 110: 방열판
120: 칩안착부 130: 결합부
140: 방열용 홈(Hole) 150: 지지바
160: 은도금 170: 가이드 홀
200: 리드프레임 210: 칩 유닛
220: 리드선(Lead Wire) 225: 내측 리드선(은도금)
230: 몰드(Mold) 240: 가이드 홀
310: 칩(Chip, Die) 330: 와이어
350: 캡(Cap, Lid)
상기 목적을 달성하기 위한 본 발명의 기술적 수단은, 칩 하단에 방열판을 부착하여 칩에서 발생하는 열을 외부로 방출하는 반도체 조립체에 있어서: 상기 방열판을 요철 형상으로 제조하되, 상기 요철 형상의 하단에 다수의 방열용 홈을 형성하여 이루어진 것을 특징으로 하며, 특히 상기 방열판은 칩이 안착되는 칩안착부와, 상기 칩안착부의 주변 가장자리에 위치하며 일정 깊이로 에칭된 결합부, 및 상기 칩안착부의 하단 저면에 다수의 방열용 홈을 구비한 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 기술적 방법은, 베이스프레임의 칩안착부와 결합부를 각각 설정하는 단계와, 상기 칩안착부의 주변인 결합부를 에칭시켜 일정 높이로 다운시키는 단계와, 상기 칩안착부의 저면 하단을 에칭하여 다수의 방열용 홈을 형성하는 단계와, 상기 베이스프레임의 각 결합부의 외주면을 프레스로 눌러 절단하되, 지지바를 형성하는 단계, 및 상기 칩안착부의 상단을 도금하여 베이스프레임상의 각 방열판을 완성하는 단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 살펴보고자 한다.
도 3 및 도 4는 본 발명의 일실시예에 의한 반도체 베이스프레임을 도시한 것으로, 도 3a는 베이스프레임의 평면 사시도이고, 도 3b는 베이스프레임의 배면사시도이며, 도 4는 도 3a의 A-A'부분을 절단한 측단면도이다.
도면에 도시한 바와 같이 베이스프레임(100)은 얇은 금속 프레임상에 복수의 방열판(110; Heat Sink)이 일렬로 형성되어 있고, 그 방열판(110)은 칩(310)이 안착되는 칩안착부(120)와, 상기 칩안착부(120)의 주변 가장자리에 위치하며 소정의 리드선 몰드(230)와의 부착 및 결합을 위한 결합부(130), 및 상기 칩안착부(120)의 하단 저면에 다수의 방열용 홈(140; Hole)이 형성되어 있다.
이와 같이 본 발명의 방열판(110)은 칩안착부(120)의 주변 테두리 즉, 결합부(130)를 에칭하여 사각테 형상을 갖는 그루브(Groove)를 형성하여 방열판(110)을 요철(凸)형상으로 제작함과 아울러 칩안착부(120)의 하단에 에칭 처리하여 다수의 홈(140)을 형성한다.
도 4에 보듯이 결합부(130)의 두께(Tj)는 방열판(110)의 최대두께(T) 대비 대략 40 내지 60% 정도 즉, 결합부(130)의 에칭깊이(De)는 방열판(110)의 두께대비(T) 대략 60 내지 40% 정도로 에칭하고, 칩안착부(120)의 하단에 형성된 홈(140)의 깊이(Dh)는 방열판(110)의 최대두께(T) 대비 30 내지 50% 정도로 에칭하여 형성하는 것이 바람직하다.
즉, 본 발명의 방열판(110)에서는 도 2의 평면 구조의 방열판(60)과는 다르게 베이스프레임(100)의 두께(T)를 종래 대비해 160 내지 200% 정도로 두껍게 제조했으며, 칩안착부(120)의 가장자리인 결합부(130)를 에칭 처리하여 일정 높이로 다운시켜 방열판(110)을 요철(凸) 형상으로 제작하였다.
이와 같이 구성되는 베이스프레임(100)과 리드프레임(200)의 조립 과정을 도 5를 참조하여 살펴보면 다음과 같다.
먼저, 베이스프레임(100)은 칩안착부(120)의 주변 가장자리 부분에 위치한 결합부(130)를 사각 테두리 형상으로 에칭 처리하여 일정 높이로 다운시켜 형성함과 아울러 칩안착부(120)의 하단에 에칭처리하여 다수의 홈(140)을 형성한다. 이어, 베이스프레임(100)을 프레스로 눌러 각 방열판(110)을 제작함과 아울러 각 칩안착부(120)의 상단에 은으로 도금(160)처리하여 단일 방열판(110)을 완성한다.
한편, 리드프레임(200)에 리드선(220)인 칩 유닛(210)을 일렬로 복수개 형성한 후 리드선(220)의 끝단(225) 상/하단에 몰드(230)를 사출 성형하는 데, 몰드(230)는 대략 사각형태의 링형상으로 프레임의 수직 방향으로 약간 돌출되어 있다. 이는, 이후의 반도체조립 공정에서 리드선(220)을 기준으로 하단몰드(230)에는 방열판(110)을 부착하게 되고, 상단몰드(230)상에는 캡(350; Cap)을 부착하기 위한 것이다.
이와 같은 구조로 이루어진 리드프레임(200)과 베이스프레임(100)을 각각의 프레임의 가장자리에 형성된 가이드 홀(170, 240)을 이용하여 상호 정렬시킨 후 접착제를 이용하여 칩 유닛(210)의 몰드(230) 하단에 방열판(110)의 결합부(130)를 부착시키고, 접착제가 경화된 다음 베이스프레임(100)을 리드프레임(200)으로부터 분리시키면 베이스프레임(100)의 지지바(150)가 절단되면서 각 방열판(110)은 칩안착부(120)의 하단에 부착되는 것이다.
이와 같은 상태에서 방열판(110)의 상단에 칩(310)을 부착한 후 칩(310)과 내측 리드선(220)을 와이어(330)로 본딩한 후 몰드(230)상단에 접착제를 이용하여 캡(350)을 씌우면 도 6과 같이 리드 프레임의 칩 유닛(210)의 패키지가 완성된다.
즉, 칩 유닛(210)의 세부 단면도에 나타낸 바와 같이 리드선(220)을 중심으로 몰드(230)상단에는 캡(350)이 부착되어 씌워져 있고, 리드선(220)을 중심으로 몰드(230)하단에는 요철형상의 방열판(110)이 부착되어 있으며, 상기 방열판(110)의 상단에 칩(310)이 안착되어 있고, 칩(310)과 리드선(220)이 와이어(330)로 본딩된 구조로 이루어져 있다.
도 6에서 볼 수 있듯이 방열판(110)을 요철 구조로 제조함으로써, 칩(310)과리드선(220)의 간격이 줄어들어 와이어(330)의 길이가 짧아지게 되며, 방열판(110) 하단에 형성된 홈(140)으로 인해 방열 면적이 늘어나 방열 효과도 향상되는 것이다.
상기와 같이 구성된 베이스프레임(100)의 제조 및 리드프레임(200)과의 조립 공정예를 도 7의 플로우챠트를 참조하여 살펴보면 다음과 같다.
먼저, 베이스프레임(100)에 칩안착부(120)와 결합부(130)의 영역을 각기 설정(S1)한 후 상기 칩안착부(120)의 주변테두리인 결합부(130)의 영역을 에칭하여 결합부(130)를 일정 높이로 다운시킨다(S2). 이때, 에칭된 결합부(130)의 두께(Tj)는 칩안착부(120)의 두께(T)대비 대략 40 내지 60% 정도가 된다.
이어, 방열판(110)의 방열 면적을 늘이기 위하여 상기 칩안착부(120)의 저면을 일정 깊이로 에칭하여 다수의 방열용 홈(140)을 바둑판 무늬와 같이 형성하며(S3), 에칭된 홈(140)의 깊이(Dh)는 칩안착부(120)의 두께(T)대비 30 내지 50% 정도가 된다.
상기 결합부(130)와 홈(140)을 에칭하여 형성한 후 프레스를 이용하여 결합부(130)의 외주면을 눌러 절단(S4)하고 칩안착부(120) 상단을 은으로 도금(160)함으로써(S5), 베이스프레임(100)상에 개별 방열판(110)을 완성하게 되는 데, 이때 각 방열판(110)은 절단과정(S4)에서 형성된 복수의 지지바(150)에 의해 베이스프레임(100)에 지지되어 있다.
한편, 리드프레임(200)에 프레스를 이용하여 리드선(220)으로 이루어진 칩 유닛(210)을 형성한다(S6).
상기 리드프레임(200)의 리드선(220)의 끝단(225) 즉 와이어(330)로 본딩되는 부위에 은으로 도금(160)한 후 플라스틱을 사출하여 대략 사각테두리 형상의 몰드(230)를 형성하면, 리드프레임(200)의 칩 유닛(210)의 제조는 완성된다(S7).
이어, 리드프레임(200)의 몰드(230)하단과 방열판(110)의 결합부(130)에 접착제를 도포한 후 상기 리드프레임(200)과 베이스프레임(100)을 가이드 홀(170, 240)에 의거해서 정렬하여 밀착시켜 접착제가 경화되면 베이스프레임(100)을 리드프레임(200)으로부터 분리시켜 리드프레임(200)의 리드선(220) 하단에 각 방열판(110)을 부착시킨다(S8).
그리고, 상기 리드프레임(200)에 부착된 방열판(110)의 칩안착부(120)의 상단에 접착제를 이용하여 칩(310)을 부착시키고, 부착된 칩(310)과 내측 리드선(225)을 와이어(330)로 본딩(S9)한 후 몰드(230)의 상단에 접착제를 이용하여 캡(350)을 부착시키는 공정을 통해 반도체 조립체를 완성하게 된다(S10).
상기에서 본 발명의 특정한 실시예가 설명 및 도시되었지만, 본 발명의 방열판의 하단에 홈이 아니라 그루브를 형성한다든지 또는 홈을 형성한 후 결합부를 형성하다든지 하는 제조 공정의 순서는 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구범위 안에 속한다 해야 할 것이다.
따라서, 본 발명에서는 칩(Chip or Die)이 안착되는 베이스프레임의 각 방열판을 요철형상으로 제작한 후 각 방열판의 하단에 다수의 홈을 형성함으로써, 와이어의 길이를 단축하여 반도체의 성능을 향상시킴과 아울러 방열 면적을 증가시켜 방열 성능을 향상시킬 수 있다.

Claims (4)

  1. 칩 하단에 방열판을 부착하여 칩에서 발생하는 열을 외부로 방출하는 반도체 조립체에 있어서:
    상기 방열판을 요철 형상으로 제조하되, 상기 요철 형상의 하단에 다수의 방열용 홈을 형성하여 이루어진 것을 특징으로 하는 반도체 조립체의 방열판 구조.
  2. 청구항 1에 있어서,
    상기 방열판은, 칩이 안착되는 칩안착부; 상기 칩안착부의 주변 가장자리에 위치하며 일정 깊이로 에칭된 결합부; 및 상기 칩안착부의 하단 저면에 다수의 방열용 홈을 구비한 것을 특징으로 하는 반도체 조립체의 방열판 구조.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 결합부의 두께는 칩안착부의 두께대비 40 내지 60% 정도이고, 방열용 홈의 깊이는 칩안착부의 두께대비 30 내지 50% 정도인 것을 특징으로 하는 반도체 조립체의 방열판 구조.
  4. 베이스프레임의 칩안착부와 결합부를 각각 설정하는 단계;
    상기 칩안착부의 주변인 결합부를 에칭시켜 일정 높이로 다운시키는 단계;
    상기 칩안착부의 저면 하단을 에칭하여 다수의 방열용 홈을 형성하는 단계;
    상기 베이스프레임의 각 결합부의 외주면을 프레스로 눌러 절단하되, 복수의 지지바를 형성하는 단계; 및
    상기 칩안착부의 상단을 도금하여 베이스프레임상의 각 방열판을 완성하는 단계를 구비하는 것을 특징으로 하는 반도체 조립체의 방열판 제조 방법.
KR1020010008504A 2001-02-20 2001-02-20 반도체 조립체의 방열판 구조 및 그 제조 방법 KR20020068208A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010008504A KR20020068208A (ko) 2001-02-20 2001-02-20 반도체 조립체의 방열판 구조 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010008504A KR20020068208A (ko) 2001-02-20 2001-02-20 반도체 조립체의 방열판 구조 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20020068208A true KR20020068208A (ko) 2002-08-27

Family

ID=27694974

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010008504A KR20020068208A (ko) 2001-02-20 2001-02-20 반도체 조립체의 방열판 구조 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20020068208A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100687582B1 (ko) * 2006-01-12 2007-02-27 주식회사 프리텍 방열판 제조 방법
KR101008044B1 (ko) * 2008-06-27 2011-01-13 주식회사 포스코 롤 축수부 열화 방지용 윤활물질 처리장치
KR20190121550A (ko) * 2018-04-18 2019-10-28 (주)이엘테크 보강판 패널 및 이의 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58100447A (ja) * 1981-12-11 1983-06-15 Hitachi Ltd 樹脂封止型半導体装置およびその製造方法
JPS61234550A (ja) * 1985-04-11 1986-10-18 Nec Corp チツプキヤリア
KR960038755U (ko) * 1995-05-11 1996-12-18 엘지반도체주식회사 반도체 패키지
KR970030700A (ko) * 1995-11-21 1997-06-26 황인길 반도체 패키지의 히트싱크 제조방법 및 그 구조
JPH11243166A (ja) * 1998-02-24 1999-09-07 Fuji Electric Co Ltd 樹脂封止型半導体装置
KR20000002053A (ko) * 1998-06-16 2000-01-15 윤종용 고 방열 반도체 패키지

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58100447A (ja) * 1981-12-11 1983-06-15 Hitachi Ltd 樹脂封止型半導体装置およびその製造方法
JPS61234550A (ja) * 1985-04-11 1986-10-18 Nec Corp チツプキヤリア
KR960038755U (ko) * 1995-05-11 1996-12-18 엘지반도체주식회사 반도체 패키지
KR970030700A (ko) * 1995-11-21 1997-06-26 황인길 반도체 패키지의 히트싱크 제조방법 및 그 구조
JPH11243166A (ja) * 1998-02-24 1999-09-07 Fuji Electric Co Ltd 樹脂封止型半導体装置
KR20000002053A (ko) * 1998-06-16 2000-01-15 윤종용 고 방열 반도체 패키지

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100687582B1 (ko) * 2006-01-12 2007-02-27 주식회사 프리텍 방열판 제조 방법
KR101008044B1 (ko) * 2008-06-27 2011-01-13 주식회사 포스코 롤 축수부 열화 방지용 윤활물질 처리장치
KR20190121550A (ko) * 2018-04-18 2019-10-28 (주)이엘테크 보강판 패널 및 이의 제조 방법

Similar Documents

Publication Publication Date Title
US7102214B1 (en) Pre-molded leadframe
EP1662565B1 (en) Semiconductor package
US6700192B2 (en) Leadframe and method of manufacturing a semiconductor device using the same
US5808359A (en) Semiconductor device having a heat sink with bumpers for protecting outer leads
US6841414B1 (en) Saw and etch singulation method for a chip package
JP2001210743A (ja) 半導体装置及びその製造方法
KR20040036643A (ko) 리드프레임, 수지봉입형 반도체장치 및 그 제조방법
KR20030035952A (ko) 리드 프레임과 그 제조 방법 및 그 리드 프레임을 이용한반도체 장치의 제조 방법
KR20080018846A (ko) 스탬핑된 리드프레임 및 그 제조 방법
US20050104195A1 (en) Heat spreader and semiconductor device package having the same
US6885086B1 (en) Reduced copper lead frame for saw-singulated chip package
JP2003179292A (ja) 半導体レーザ装置およびその製造方法
US6828659B2 (en) Semiconductor device having a die pad supported by a die pad supporter
KR20020068208A (ko) 반도체 조립체의 방열판 구조 및 그 제조 방법
CN1809923A (zh) 微引线框封装及制造微引线框封装的方法
JPH11176856A (ja) 半導体装置の製造方法
JP4248528B2 (ja) リードフレーム及び該リードフレームを用いる樹脂封止型半導体装置の製造方法
KR100395673B1 (ko) 반도체 조립 프레임의 제조 방법 및 그 조립체
KR20060111937A (ko) 반도체 패키지 제조용 몰드 구조
US20050189625A1 (en) Lead-frame for electonic devices with extruded pads
KR100950505B1 (ko) 파워 트랜지스터용 반도체 리이드 프레임과, 이의 제조 방법
KR100377396B1 (ko) 반도체 방열판의 제조 및 조립 방법
KR100819794B1 (ko) 리드프레임 및, 그것을 이용한 반도체 패키지 제조 방법
CN210073831U (zh) 半导体器件封装组件
KR100399709B1 (ko) 반도체 조립 프레임의 제조 및 조립 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
E601 Decision to refuse application