KR20020068137A - 반도체 메모리 테스트 회로 - Google Patents

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Abstract

본 발명은 테스트 능률을 향상시킬 수 있는 반도체 메모리 테스트 회로에 관한 것으로, 외부입력 신호와 리프레쉬 신호에 의해 내부 제어 신호를 출력하는 시퀀스 콘트롤부와, 상기 시퀀스 콘트롤부에 의해 테스트하고자 하는 메모리 셀의 어드레스 신호를 출력하는 어드레스 발생부와, 상기 내부 제어 신호 및 어드레스 신호에 의해 테스트 제어 신호, 테스트 어드레스 신호, 테스트 데이터 신호를 출력하는 신호 발생부와, 상기 신호 발생부의 출력 신호 및 정상 동작 시의 제어 신호를 선택적으로 출력하는 멀티플렉서의 출력에 따라 이에 대응하는 데이터를 출력하는 메모리부와, 상기 신호 발생부의 테스트 데이터 신호 및 상기 메모리부의 출력 데이터를 비교하여 데이터의 이상 유무를 판별하여 메모리 결함을 검출하는 비교부와, 상기 비교부 및 어드레스 발생부의 출력 신호에 의해 결함이 검출된 메모리 셀의 위치를 판정할 수 있도록 결함 셀의 정보값과 로우 및 칼럼 어드레스를 외부로 출력하는 결과 발생부를 포함하여 구성된다.

Description

반도체 메모리 테스트 회로{CIRCUIT FOR TESTING SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리 테스트 회로에 관한 것으로 특히, 메모리 테스트 공정을 단순화시키고 시간을 절감할 수 있는 반도체 메모리 테스트 회로에 관한 것이다.
일반적으로 반도체 메모리 테스트 공정은 완성된 반도체 디바이스의 특성 및 불량 등을 검사하는 공정으로서, 웨이퍼 테스트의 단계로는 비트 결함, 디코더 결함 등이 발생된 셀의 리페어블(Reparable) 유무를 테스트하는 프리-리페어 테스트(Pre-repair test)와, 리페어를 실시한 셀에 대하여 리페어가 완벽하게 되어 완제품이 되었는가를 판단하는 포스트-리페어 테스트(Post-repair test)와, 상기 포스트-리페어 테스트의 결과를 토대로 하여 통과된 셀만을 어셈블리 라인에서 패키지 공정을 진행하고 이를 테스트하는 프리-번인 테스트(Pre-burn in test), 그리고 디바이스의 셀과 주변 회로가 정상적으로 동작하는지의 여부 및 디바이스 각각의 파라미터에 대하여 이상이 발생하였는지의 여부를 판정하는 포스트-번인 테스트(Post-burn in test) 등이 있다.
그러나, Embedded DRAM을 테스트하는 방법은 내장형 DRAM임에도 불구하고 테스트를 위하여 외부에서 DRAM을 접근할 수 있는 경로를 만들어야 하고, 패키지화된 후에도 DRAM 테스트를 하기 위해 보통의 로직 동작에서는 불필요한 핀들을 만들어야 한다.
또한, Embedded DRAM을 내장한 MML(Memory Merged on Logic) 칩을 테스트하기 위해 웨이퍼 상태와 패키지 상태에서 테스트 장비와 로직 테스트 장비를 번갈아 가며 테스트를 해야하므로 공정이 복잡하다.
이를 해결하기 위해 BIST(Built in self test)라는 내장되어 직접 DRAM을 테스트하는 회로를 사용하는데, 이것으로 종래의 반도체 메모리 테스트 단계 중에 많은 부분을 대체할 수 있다.
상기 BIST는 메모리 테스트 단계에서 어느 부분을 대체할 수 있는가에 따라 go/nogo용 BIST, diagnosis용 BIST, BISD(Built in self diagnosis), BISR(Built in self repair) 등으로 나눌 수 있다.
상기 go/nogo용 BIST는 단순히 DRAM의 정상/결함만을 판정하는 것으로 포스트-리페어 테스트와 패키지 상태에서의 테스트에 사용할 수 있고, diagnosis용 BIST는 상기 go/nogo용 BIST 기능에 프리-리페어 테스트에도 사용할 수 있는 기능을 첨부한 것이다.
그리고, BISD는 프리-리페어 테스트에서 리페어 장비로 바로 인터페이스 할 수 있는 기능을 첨부한 것이고, BISR은 리페어까지 자체적으로 할 수 있다.
이하, 종래 기술에 따른 반도체 메모리 테스트 회로를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래의 반도체 메모리 테스트 회로를 설명하기 위한 블럭도이다.
도 1에 도시한 바와 같이, 종래의 반도체 메모리 테스트 회로의 구성은 외부로부터 소정의 신호를 입력받아 내부 제어 신호 및 테스트 종료 신호(bist-done)를 출력하는 시퀀스 콘트롤(Sequence control)부(1)와, 일정 시간마다 자동으로 리프레쉬(refresh) 신호를 상기 시퀀스 콘트롤부(1)로 출력하는 리프레쉬 카운터(Refresh counter)부(2)와, 상기 시퀀스 콘트롤부(1)에서 출력된 내부 제어신호를 입력받아 테스트하고자 하는 메모리 셀의 어드레스 신호(address)를 출력하는 어드레스 발생부(3)와, 상기 시퀀스 콘트롤부(1)에서 출력된 내부 제어 신호 및 상기 어드레스 발생부(3)의 출력 신호를 입력받아 패턴에 대한 테스트 제어 신호(t-cont), 테스트 어드레스 신호(t-add), 테스트 데이터 신호(t-data)를 출력하는 신호 발생부(4)와, 상기 신호 발생부(4)로부터 출력된 테스트 제어 신호(t-cont), 테스트 어드레스 신호(t-add), 테스트 데이터 신호(t-data) 및 외부로부터 입력된 제어 신호(e-cont), 어드레스 신호(e-add), 데이터 신호(e-data)를 입력받아 선택적으로 출력하는 멀티플렉서(5)와, 상기 멀티플렉서(5)의 출력 신호를 입력받고 이에 대응하는 데이터(dout)를 출력하는 메모리부(6)와, 상기 신호 발생부(4)의 출력 신호인 테스트 데이터 신호(t-data) 및 상기 메모리부(6)의 출력 데이터(dout)를 비교하여 데이터의 이상 유무를 판별하여 메모리 결함을 검출하는 비교부(7)로 구성된다.
상기와 같은 종래 반도체 메모리 테스트 회로의 동작을 설명하면 다음과 같다.
먼저, 시퀀스 콘트롤부(1)는 외부로부터 테스트 시작 신호(bist-en) 및 클럭 신호(clock)를 입력받아 테스트 시작을 제어하며 설정된 알고리즘으로 테스트를 진행시킨 후 테스트를 종료 시에 테스트 종료 신호(bist-done)를 발생시킨다.
또한, 테스트 중에는 내부 회로들에 필요한 내부 제어 신호를 발생시켜 어드레스 발생 시점, 패턴 데이타 생성, 비교검출 시점을 제어한다.
그리고, 테스트 회로의 동작 시간이 테스트 하고자 하는 메모리의 리프레쉬주기를 초과하는 경우, 일정 시간마다 자동으로 리프레쉬를 실시하도록 리프레쉬 카운터부(2)에서 리프레쉬 신호(refresh)를 상기 시퀀시 콘트롤부(1)로 출력한다.
어드레스 발생부(3)는 상기 시퀀시 콘트롤부(1)의 어드레스 발생 시점을 제어하는 내부 제어 신호를 입력받아 테스트 하고자 하는 메모리 셀이 순차적으로 테스트 될 수 있도록 어드레스 신호(address)를 발생시킨다.
그리고, 신호 발생부(4)는 상기 시퀀스 콘트롤부(1)에서 출력된 내부 제어 신호 및 상기 어드레스 발생부(3)의 어드레스 신호(address)를 입력받아 각 시퀀스에 대해 DRAM 패턴에 맞는 테스트 제어 신호(t-cont), 테스트 어드레스 신호(t-add), 테스트 데이터 신호(t-data)를 출력한다.
멀티플렉서(5)는 메모리 테스트 시에 내부 회로에서 발생된 테스트 제어 신호(t-cont), 테스트 어드레스 신호(t-add), 그리고 테스트 패턴 신호(t-data)를 메모리에 인가하고, 정상 동작 시는 외부 로직 회로의 입력 신호인 제어신호(e-cont), 어드레스(e-add), 데이터(e-data)를 출력한다.
이어, 상기 멀티플렉서(5)의 출력 신호를 입력으로 받은 메모리부(6)는 이에 대응되는 데이터(dout)를 출력한다.
그리고, 비교부(7)는 상기 신호 발생부(4)의 출력 신호인 테스트 데이터 신호(t-data) 및 상기 메모리부(6)의 출력 데이터(dout)를 비교하여 데이터의 이상 유무를 판별하여 메모리 결함을 검출한다.
그러나, 상기와 같은 종래의 반도체 메모리 테스트 회로는 다음과 같은 문제점이 있다.
메모리의 테스트를 위해 칩의 외부에서 어드레스와 데이터를 인가할 수 있도록 많은 수의 핀이 사용되게 되고, 이로 인해 패키지가 증대되어 회로의 집적도가 크게 저하된다.
또한, 복잡한 공정으로 인해 많은 시간이 소요되고 능률이 저하된다.
본 발명은 이와 같은 종래 기술의 반도체 메모리 테스트 회로의 문제를 해결하기 위한 것으로, 데이터를 저장하고 출력하는 메모리의 이상여부를 판별하는데 있어, 결함 셀의 위치를 알려주는 정보를 리포트(report)할 수 있는 기능을 추가하여 테스트 능률을 향상시킬 수 있는 반도체 메모리 테스트 회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 반도체 메모리 테스트 회로의 블럭도
도 2는 본 발명에 의한 반도체 메모리 테스트 회로의 블럭도
도 3은 본 발명에 의한 반도체 메모리 테스트 회로의 결과 발생부를 설명하기 위한 블럭도
도 4는 본 발명에 의한 반도체 메모리 테스트 회로를 이용하여 테스트한 결과를 나타낸 그래프
도면의 주요 부분에 대한 부호의 설명
21 : 시퀀스 콘트롤부 22 : 리프레쉬 카운터부
23 : 어드레스 발생부 24 : 신호 발생부
25 : 멀티플렉서 26 : 메모리부
27 : 비교부 28 : 결과 발생부
31 : 데이터 레지스터 32 : 로우 어드레스 레지스터
33 : 칼럼 어드레스 레지스터 34 : 쉬프트 레지스터
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 테스트 회로는 외부입력 신호와 리프레쉬 신호에 의해 내부 제어 신호를 출력하는 시퀀스 콘트롤부와, 상기 시퀀스 콘트롤부에 의해 테스트하고자 하는 메모리 셀의 어드레스 신호를 출력하는 어드레스 발생부와, 상기 내부 제어 신호 및 어드레스 신호에 의해 테스트 제어 신호, 테스트 어드레스 신호, 테스트 데이터 신호를 출력하는 신호 발생부와, 상기 신호 발생부의 출력 신호 및 정상 동작 시의 제어 신호를 선택적으로 출력하는 멀티플렉서의 출력에 따라 이에 대응하는 데이터를 출력하는 메모리부와, 상기 신호 발생부의 테스트 데이터 신호 및 상기 메모리부의 출력 데이터를 비교하여 데이터의 이상 유무를 판별하여 메모리 결함을 검출하는 비교부와, 상기 비교부및 어드레스 발생부의 출력 신호에 의해 결함이 검출된 메모리 셀의 위치를 판정할 수 있도록 결함 셀의 정보값과 로우 및 칼럼 어드레스를 외부로 출력하는 결과 발생부를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명의 반도체 메모리 테스트 회로를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 의한 반도체 메모리 테스트 회로를 설명하기 위한 블럭도이다.
도 2에 도시한 바와 같이, 본 발명에 의한 반도체 메모리 테스트 회로의 구성은 외부로부터 테스트 시작 신호(bist-en) 및 클럭 신호(clock)를 입력받아 내부 제어 신호 및 테스트 종료 신호(bist-done)를 출력하는 시퀀스 콘트롤(Sequence control)부(21)와, 일정 시간마다 자동으로 리프레쉬(refresh) 신호를 상기 시퀀스 콘트롤부(21)로 출력하는 리프레쉬 카운터(Refresh counter)부(22)와, 상기 시퀀스 콘트롤부(21)에서 출력된 내부 제어 신호를 입력받아 테스트하고자 하는 메모리 셀의 어드레스 신호(address)를 출력하는 어드레스 발생부(23)와, 상기 시퀀스 콘트롤부(21)에서 출력된 내부 제어 신호 및 상기 어드레스 발생부(23)의 출력 신호를 입력받아 테스트 제어 신호(t-cont), 테스트 어드레스 신호(t-add), 테스트 데이터 신호(t-data)를 출력하는 신호 발생부(24)와, 상기 신호 발생부(24)로부터 출력된 테스트 제어 신호(t-cont), 테스트 어드레스 신호(t-add), 테스트 데이터 신호(t-data) 및 외부로부터 입력된 제어 신호(e-cont), 어드레스 신호(e-add), 데이터 신호(e-data)를 입력받아 선택적으로 출력하는 멀티플렉서(25)와, 상기멀티플렉서(25)의 출력 신호를 입력받고 이에 대응하는 데이터를 출력하는 메모리부(26)와, 상기 신호 발생부(24)의 출력 신호인 테스트 데이터 신호(t-data) 및 상기 메모리부(26)의 출력 데이터(dout)를 비교하여 데이터의 이상 유무를 판별하여 메모리 결함을 검출하는 비교부(27)와, 상기 비교부(27)의 출력 신호와 어드레스 발생부(23)의 출력 신호인 어드레스 신호(address)를 입력받아 결함이 검출된 메모리 셀의 위치를 판정할 수 있도록 결함 셀의 정보값과 로우 및 칼럼 어드레스를 클럭 신호(clock)에 따라 외부로 출력하는 결과 발생부(28)로 구성된다.
상기와 같은 본 발명에 의한 반도체 메모리 테스트 회로의 동작을 설명하면 다음과 같다.
먼저, 시퀀스 콘트롤부(21)는 외부로부터 테스트 시작 신호(bist-en) 및 클럭 신호(clock)를 입력받아 테스트 시작을 제어하며 설정된 알고리즘으로 테스트를 진행시킨 후 테스트를 종료 시에 테스트 종료 신호(bist-done)를 발생시킨다.
또한, 테스트 중에는 내부 회로들에 필요한 내부 제어 신호를 발생시켜 어드레스 발생 시점, 패턴 데이타 생성, 비교검출 시점을 제어한다.
그리고, 테스트 회로의 동작 시간이 테스트 하고자 하는 메모리의 리프레쉬 주기를 초과하는 경우, 일정 시간마다 자동으로 리프레쉬를 실시하도록 리프레쉬 카운터부(22)에서 리프레쉬 신호(refresh)를 상기 시퀀시 콘트롤부(21)로 출력한다.
어드레스 발생부(23)는 상기 시퀀시 콘트롤부(21)의 어드레스 발생 시점을 제어하는 내부 제어 신호를 입력받아 테스트 하고자 하는 메모리 셀이 순차적으로테스트 될 수 있도록 어드레스 신호(address)를 발생시킨다.
그리고, 신호 발생부(24)는 상기 시퀀스 콘트롤부(1)에서 출력된 내부 제어 신호 및 상기 어드레스 발생부(23)의 어드레스 신호(address)를 입력받아 각 시퀀스에 대해 DRAM 패턴에 맞는 테스트 제어 신호(t-cont), 테스트 어드레스 신호(t-add), 테스트 데이터 신호(t-data)를 출력한다.
멀티플렉서(25)는 메모리 테스트 시에 내부 회로에서 발생된 테스트 제어 신호(t-cont), 테스트 어드레스 신호(t-add), 그리고 테스트 패턴 신호(t-data)을 메모리에 인가하고, 정상 동작 시는 외부 로직 회로의 입력 신호인 제어신호(e-cont), 어드레스(e-add), 데이터(e-data)를 출력한다.
이어, 상기 멀티플렉서(25)의 출력 신호를 입력으로 받은 메모리부(26)는 이에 대응되는 데이터(dout)를 출력한다.
그리고, 비교부(27)는 상기 신호 발생부(24)의 출력 신호인 테스트 데이터 신호(t-data) 및 상기 메모리부(26)의 출력 데이터(dout)를 비교하여 데이터의 이상 유무를 판별하여 메모리 결함을 검출하는 상호 비교 방식을 이용한다.
여기서, 상기 비교부(27)는 정상적인 테스트 알고리즘으로 진행하다가 결함 셀의 결함 비트(fail bit)를 만났을 경우, 결함 신호(fail)를 상기 시퀀스 콘트롤부(21)로 피드백하여 정상적인 패턴에 대한 테스트를 중지시킨다.
그리고, 결과 발생부(28)에서는 결함 신호(fail)가 온(on)이 되면, 병렬(parallel)로 입력되는 결함 셀의 로우(row) 및 칼럼(column) 어드레스와 결함 셀의 정보값(fail-io)을 클럭 신호(clock)에 따라 시리얼(serial)하게 외부로 출력한다.
도 3은 본 발명에 의한 반도체 메모리 테스트 회로의 결과 발생부를 설명하기 위한 블럭도이다.
그리고, 도 3에 도시한 바와 같이, 상기 결과 발생부(28)는 결함 셀의 정보값(fail-io)을 저장하는 데이터 레지스터(31)와, 어드레스를 로우 및 칼럼 별로 구분하여 저장하는 로우 어드레스 레지스터(32) 및 칼럼 어드레스 레지스터(33)와, 상기 데이터 레지스터(31)의 출력 신호, 상기 로우 어드레스 레지스터(32) 및 칼럼 어드레스 레지스터(33)의 출력 신호, 결함 신호(fail) 및 클럭 신호(clock)를 입력으로 복수개의 결함 셀에 대한 정보를 시리얼하게 출력하는 쉬프트 레지스터(34)로 구성된다.
여기서, 결과 발생부(28)에서는 결함 셀의 로우 및 칼럼 어드레스와 결함 셀의 정보값(fail-io)을 로우 어드레스 레지스터(32) 및 칼럼 어드레스 레지스터(33)와 데이터 레지스터(31)에 저장했다가 클럭 신호(clock)에 따라 쉬프트 레지스터(34)를 통해 시리얼하게 외부로 출력한다.
또한, 외부로 출력하는 결합 셀의 정보는 외부의 핀 패드(pin pad) 여유 상황에 따라 여러 비트(bit)로 출력할 수 있다.
도 4은 본 발명에 의한 반도체 메모리 테스트 회로를 이용하여 테스트한 결과를 나타낸 그래프이다.
도 4에 도시한 바와 같이, 테스트중에 결함 셀의 결함 비트가 발생하면 결함 신호(fail)가 고전위 상태로 되고, 결함 셀에 대한 정보 즉, 결함 셀의정보값(fail-io), 로우 어드레스, 칼럼 어드레스를 출력하여 메모리의 이상 여부뿐만 아니라 결함 셀의 위치를 판정한다.
상기와 같은 본 발명의 반도체 메모리 테스트 회로는 다음과 같은 효과가 있다.
병렬로 입력되는 결함 셀의 정보값 및 어드레스를 결과 발생기를 이용하여 시리얼하게 출력함으로써 메모리 셀의 결함 여부뿐만 아니라 결함 셀의 위치를 판정할 수 있다.
또한, 결함 신호 검출 시에 이를 피드백하여 테스트 동작을 정지하고 결함 셀의 정보를 외부로 출력하여 유저의 인지 속도 및 결함 구제 능률을 높일 수 있다.
따라서, 메모리 테스트 공정을 단순화시키고 시간을 절감하여 테스트의 능률을 향상시키는 효과가 있다.

Claims (6)

  1. 외부입력 신호와 리프레쉬 신호에 의해 내부 제어 신호를 출력하는 시퀀스 콘트롤부와,
    상기 시퀀스 콘트롤부에 의해 테스트하고자 하는 메모리 셀의 어드레스 신호를 출력하는 어드레스 발생부와,
    상기 내부 제어 신호 및 어드레스 신호에 의해 테스트 제어 신호, 테스트 어드레스 신호, 테스트 데이터 신호를 출력하는 신호 발생부와,
    상기 신호 발생부의 출력 신호 및 정상 동작 시의 제어 신호를 선택적으로 출력하는 멀티플렉서의 출력에 따라 이에 대응하는 데이터를 출력하는 메모리부와,
    상기 신호 발생부의 테스트 데이터 신호 및 상기 메모리부의 출력 데이터를 비교하여 데이터의 이상 유무를 판별하여 메모리 결함을 검출하는 비교부와,
    상기 비교부 및 어드레스 발생부의 출력 신호에 의해 결함이 검출된 메모리 셀의 위치를 판정할 수 있도록 결함 셀의 정보값과 로우 및 칼럼 어드레스를 외부로 출력하는 결과 발생부를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 테스트 회로.
  2. 제 1 항에 있어서, 상기 결과 발생부는 결함 셀의 정보값을 저장하는 데이터 레지스터와, 어드레스를 로우 및 칼럼 별로 구분하여 저장하는 로우 및 칼럼 어드레스 레지스터와, 상기 데이터 레지스터의 출력 신호, 상기 로우 및 칼럼 어드레스레지스터의 출력 신호, 결함 신호 및 클럭 신호를 입력으로 복수개의 결함 셀에 대한 정보를 출력하는 쉬프트 레지스터로 구성되는 것을 특징으로 하는 반도체 메모리 테스트 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 결과 발생부는 병렬로 입력되는 결함 셀의 로우 및 칼럼 어드레스와 결함 셀의 정보값을 시리얼하게 외부로 출력하는 것을 특징으로 하는 반도체 메모리 테스트 회로.
  4. 제 1 항 또는 2 항에 있어서, 결함 셀의 로우 및 칼럼 어드레스와 결함 셀의 정보값은 클럭 신호에 따라 쉬프트 레지스터에서 출력하는 것을 특징으로 하는 반도체 메모리 테스트 회로.
  5. 제 1 항에 있어서, 상기 비교부는 결함 셀이 발생하면 결함 신호를 상기 시퀀스 콘트롤부로 피드백시켜 정상적인 테스트를 멈추고 결함 셀의 정보를 외부로 출력하는 것을 특징으로 하는 반도체 메모리 테스트 회로.
  6. 제 1 항에 있어서, 외부로 출력되는 결함 셀 정보의 출력 비트는 외부 핀 패드의 개수에 의해 결정되는 것을 특징으로 하는 반도체 메모리 테스트 회로.
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