KR20020068079A - 비대칭 과도 신호들의 검출 및 보정 - Google Patents

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뉴웬호이제드미첼더불류.
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코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 과도 신호들에서 비대칭을 검출하기 위한 수단 및 장치와 이러한 비대칭을 보정하기 위한 방법 및 장치에 관한 것이다. 비대칭을 검출하는 장치에 있어서, 입력 신호(Yin)를 수신하여 입력 과도 신호들의 선슈트들만이 실질적으로 존재하는 제 1 출력을 제공하기 위하여 필터 계수들의 제 1 세트를 이용하여 입력 신호를 비대칭적으로 필터링 하는 선슈트 필터(1), 입력 신호를 수신하여 입력 과도 신호들의 후슈트들만이 실질적으로 존재하는 제 2 출력을 제공하기 위하여 필터 계수들의 제 2 세트를 이용하여 입력 신호를 비대칭적으로 필터링 하는 후슈트 필터(2), 및 예정된 시간 간격에 대해 제 1 출력들을 합계하고, 예정된 시간 간격에 대해 제 2 출력들을 합계하며, 예정된 시간 간격에 대해 선슈트들이 우세한지 후슈트들이 우세한지를 나타내는 출력 신호를 제공하기 위하여 제 1 및 제 2 합계된 출력들을 포함하는 합계 및 비교수단(3내지 11)을 제공한다.

Description

비대칭 과도 신호들의 검출 및 보정{Detection and correction of asymmetric transient signals}
비디오 신호들에서 과도들(transients)의 존재는 왜곡된 화상들을 발생시킬 수 있다. 실제로, 텔레비젼을 보는 시청자는 비대칭 파형들을 가진 과도 신호들보다 대칭 파형들을 가진 과도 신호들에 의해 인간의 눈에 보다 덜 방해될 것임을 알게 된다. 비대칭 과도 신호들은 예를 들어, 동축 케이블들 내의 반사들, 케이블 시스템들에서 채널들의 부정확한 트랜스코딩, 및 다양한 다른 요인들에 의해 야기될 수 있다.
도 1a 내지 1c는 대칭 과도 신호들을 도해한 것이다. 도 1a는 이상적인 계단 응답, 도 1b는 대칭 오버슈트들인 계단 응답, 및 도 1c는 제한된 대역폭을 제외한 대칭적 계단 응답을 도시한 것이다.
도 2a 및 도 2b는 도 1b 및 도 1c 신호들의 계단 응답들의 버젼들이 비대칭적으로 왜곡된 비대칭 계단 응답들을 도시한 것이다. 2a 및 2b에 도시된 왜곡은 일반적으로 도 1의 대칭 과도들의 왜곡을 야기하는 확실치 않은 신호 처리 또는 전송에러들로 인해 발생한다. 도 2b는 선슈트(pre-shoot), 도 2a는 후슈트(after-shoot)의 예이다. 이들 도면들에서, 이상적인 응답은 대시(----)로 도시되었다. 도 2a는 이상적인 응답이 안정되기 전에 V2를 오버슈팅함으로써 V2에 도달하는 즉시 보다 크게 벗어나는 응답을 도시한 것이다. 도 2b에서, 실제 응답은 V1과 V2 사이의 계단 변화에 앞서, V1보다 아래로 내려감으로써 이상적 응답에서 크게 벗어난다.(이것은 "선슈트"의 형태로 간주될 수 있다.)
비대칭 계단 응답들의 다른 종류들은 관찰될 수 있고, 예를 들어 클리핑에 의해 야기될 수 있다.
미국 특허 공보 제 4,404,584(RCA)는 비대칭 피킹이 실행되는 장치를 개시하고 있으나, 이 장치는 과도 신호들에서 비대칭을 검출하는 어떤 수단을 제공하지 않는다.
미국 특허 공보 제 5,339,115(톰슨)는 선택된 신호 소스에 따라 신호들에 부과되는 다양한 지연을 가진 대칭 제어 회로를 개시한 것이다.
일본 특허 공보 JP-A-02230872(마코토 미야하라)는 보정이 역 특성을 가진 입력 신호를 왜곡시킴으로써 이루어지는 이미지 픽업 튜브들에서 위상 왜곡 보정을 개시한 것이다.
본 발명은 비디오 신호들에서, 배타적이지 않게, 과도 비대칭 검출 및 특히, 과도 비대칭의 보정에 관한 것이다.
도 1a 내지 1c는 대칭 과도 응답들을 도시한 것이다.
도 2a 및 2b는 비대칭 과도 응답들을 도시한 것이다.
도 3은 측정 및 비대칭 과도 왜곡의 측정 및 보정을 위한 수단 및 방법을 도해한 구성도이다.
도 4는 윈도우 기능(windowing function)을 포함한 것을 제외하면 도 3과 동일한 구성도이다.
도 5는 평균 기능(averaging function)을 포함한 것을 제외하면 도 3과 동일한 구성도이다.
도 6은 과도 비대칭 왜곡의 감소를 위한 비대칭 피킹 필터를 도시한 개략적 블록도이다.
도 7은 과도 비대칭 왜곡의 검출 및 보상을 위한 결합 시스템을 도시한 개략적 블록도이다.
도 8 내지 10은 "밸런스(balance)" 값이 각각 영, 최대값, 및 최소값인 경우에 도 6 필터의 받침대 구성요소(17)의 과도 응답들을 정성적인 방식(qualitative fashion)으로 도해한 것이다.
본 발명의 목적은 과도 비대칭 왜곡(TAD : Transient Asymmetry Distortion)의 측정을 위한 방법 및 장치 양자를 제공하는 것이다. 본 발명의 다른 목적은 과도 비대칭 왜곡을 감소시키는 방법 및 장치를 제공하는 것이다. 본 발명의 또 다른목적은 과도 비대칭 왜곡의 결합된 측정 및 감소를 위한 방법 및 장치를 제공하는 것이다.
본 발명은 비대칭을 검출 및/또는 보정하는 방법 및 디바이스들을 제공하고, 독립 청구항들에 규정된 디바이스와 같은 것을 포함하는 디스플레이 장치를 제공한다. 종속 청구항들은 양호한 실시예들을 규정한다.
본 발명의 이들 및 다른 측면들은 하기에 기술된 본 실시예들을 참조하여 더욱 명료해질 것이다.
본 발명을 보다 잘 이해하기 위하여, 그리고 동일한 실시예들이 어떻게 실시되는지를 보여기간 위하여, 참조는 개략적인 도면들을 첨부하여 예시의 방법으로 이루어질 것이다.
비디오 신호들에서 인위적인 비대칭은 그것이 충분히 큰 경우 인간의 눈으로 검출될 수 있다. 현재의 대부분의 텔레비젼 신호들에 있어서, 이러한 비대칭은 인간 눈의 문턱값 검출 레벨 이하이다. 그러나, 근대 텔레비젼들에 발생하는 전송 에러들 및 내부 처리의 향상된 레벨들로 인해, 이들 비대칭 효과들은 인간 눈의 문턱값을 초과하여 인지할 수 있다.
비디오 신호들에서 과도 비대칭 왜곡의 검출을 돕기 위하여, "선슈트들"(예를 들어 도 2b 예에서 발생한) 및 "후슈트들"(도 2a 예에서 발생한) 양쪽을 인지할 수 있을 필요가 있다.
이것을 실행하는 하나의 방법은 FIR(finite impulse response) 필터들을 이용하여 비디오 신호에서 선슈트들 및 후슈트들의 상대적인 양들을 평가하고 그들의 절대값들의 합계를 비교하기 위하여, 정성적 측정치(qualitative measure)를 제공하기 위한 수단을 제공하는 것이다. 표준 규정 비디오 신호들에 대해, 선슈트들의 존재의 측정치를 제공하는 9-탭 FIR 필터는 다음의 계수들로 제공될 수 있다.
[식 1]
= [4,0,-1,0,-1,0,-1,0,-1]
표준 규정 비디오 신호들에 대한 후슈트들의 양을 정하는 적절한 필터는 다음의 계수들을 적용함으로써 알 수 있다.
[식 2]
= [-1,0,-1,0,-1,0,-1,0,4]
이들 필터 계수들은 다음에 기초하여 선택되었다. 첫 번째, 필터들의 주파수 응답은 왜곡이 포함되는 것을 피하는데 관심있는 비디오 신호의 대역폭과 매칭시켜야 한다. 두 번째,및의 임펄스 응답은 각각의 선슈트 및 후슈트 성분들을 동일하게 강조하는 반면, 가능한 한 비대칭이어야 한다. 이 두 번째 필요조건은 서로에게 반 대칭적이도록 필터 계수들을 선택하고, 필터 계수들의 다양한 결합들로 합계 각 필터의 계수들 합이 영이 되도록 함으로써 이루어질 수 있으며, 가장 적절한 것은 본 발명의 주어진 응용에서 기본적 실험에 의해 결정될 수 있다.
대칭 신호들에 대한, 이들 필터들의 응답 사이의 보정은 클 것이고, 비대칭 신호들에 대한 보정은 작을 것이다. 실제로, 이상적인 영상으로및는 동일하게 잘 매칭된다. 필드 또는 프레임의 관련된 영역들에 의해 각 필터에 대한 응답의 절대값들을 합계함으로써, 질문에서 과도들의 특성들및 왜곡량의 측정치는 모을 수 있다.
특정 윈도우 내의 선슈트 필터에 대한 응답의 절대값들의 합계는 식(3)에 의해 표현될 수 있다.
[식 3]
특정 윈도우내에서 후슈트 필터에 대한 응답의 절대값들의 합계는 식(4)에 의해 표현될 수 있다.
[식 4]
과도 신호들의 비대칭을 표현하기 위하여, 따라서, 식(5)에 의해 표현된 과도들의 양 및 크기와 관계없는 측정치를 제공하기 위해,early및late사이에 차를 취하여early더하기late로 스케일링 한다.
[식 5]
transient"_"asymmetry가 0보다 크면 선슈트들이 우세하고 transient"_"asymmetry가 0보다 작으면, 후슈트들이 우세하다.
도 3을 참조하여, 상기 식을 실행하는 기능의 요소들을 도시하는 블록도가 도시되어 있으며 그러한 기능의 요소들은 선슈트 및 후슈트 필터링과 합계 및 비교수단을 포함한다. 도 3에서, 선슈트 필터(1), 후슈트 필터(2), 제 1 절대값 블록(3), 제 2 절대값 블록(4), 제 1 합계 블록(5), 제 2 합계 블록(6), 제 1 래치(7), 제 2 래치(8),감산기(9), 가산기(10), 및 비대칭 검출 출력 신호를 공급하는 분할기(11)가 도시되어 있다.
선슈트 필터(1) 및 후슈트 필터(2)의 입력은 입력 신호(Yin)를 수신하여 제 1 및 제 2 절대값 블록들(3,4) 각각에 적절히 필터된 출력들을 제공한다. 제 1 절대값 블록(3)의 출력은 제 1 합계 블록(5)의 제 1 입력에 제공되고, 예정된 시간 간격, 이 경우, 한 필드의 기간에 대해 선 슈트 필터된 신호들의 모든 절대값들을 연속으로 더하도록 제 1 절대값 블록(3)의 새롭게 선슈트 필터된 절대값의 신호 출력과 결합하기 위해, 제 1 합계 블록(5)의 출력은 제 1 합계 블록(5)의 제 2 입력에 피드백 된다. 필드 펄스(FP : Field Pulse)가 발생할 때, 제 1 합계 블록(5)에 의해 실행된 합계 동작의 결과는 감산기(9)의 플러스 입력 단자에 합계된 결과를 출력하도록, 제 1 래치(8)의 입력이 제 1 합계 블록(5)의 출력 및 가산기(10)의 제 1 입력 단자에 접속되는 제 1 래치(8)에 의해 래치된다. 동시에, 필드 펄스(FP)는 다음 필드동안 새로운 합계 동작을 수행하도록 준비하기 위하여 제 1 합계 블록(5)(리셋 입력 r)을 리셋시킨다.
후슈트 필터(2), 제 2 절대값 블록(4), 제 2 합계 블록(6), 및 제 2 래치(8)를 참조하여, 이들 요소들은 상술한 선슈트 필터(1), 제 1 절대값 블록(3), 제 1 합계 블록(5), 및 제 1 래치(7)와 유사한 방식으로 동작되는 것을 알 수 있다. 바꾸어 말하면, 후슈트 필터(2)는 입력 신호(Yin)를 수신하여 필터시킨다. 후슈트 필터된 신호는 후슈터 필터(2)로부터 절대값 블록(4)까지의 출력이며, 이 출력은 제 2 합계 블록(6)의 제 1 입력 단자에 입력된다. 제 2 합계 블록(6)은 하나의 필드 기간동안 제 2 절대값 블록(4)의 연속적으로 출력된 값들을 모두 합계하기 위해, 제 2 입력 단자로 피드백 되는 출력을 가진다. 하나의 필드 기간을 따르는, 필드 펄스(FP)는 감산기(9)의 마이너스 입력 단자 및 가산기(10)의 제 2 입력에 합계된 결과를 출력시키기 위하여 제 2 래치(8)(이것은 제 2 합계 블록(6)의 출력에 접속된다)를 트리거 시키게 되며, 동일한 필드 펄스는 제 2 합계 블록(6)(그리고, 이전 기술한 바와 같이 제 1 래치(7) 및 제 1 합계 블록(5))을 리셋시키는데 또한 이용될 수 있다.
기술한 바와 같이, 제 1 및 제 2 래치들(7, 8)의 출력들은 감산기(9) 및 가산기(10)의 입력 단자들에 제공된다. 제 1 래치(7)의 출력은 감산기(9)의 플러스 입력 단자 및 가산기(10)의 제 1 입력에 제공되고, 반면, 제 2 래치(8)의 출력은 감산기(9)의 마이너스 입력 단자 및 가산기(10)의 제 2 입력에 제공된다. 감산기(9)의 출력은 제 1 래치(7)에서 제 2 래치(8)의 출력의 감산 결과이고 가산기(10)의 출력은 제 1 래치(7) 및 제 2 래치(8)의 출력들의 가산 결과이다.
감산기(9) 및 가산기(10)의 출력들은 가산기(10)의 출력으로 감산기(9)의 출력을 나누는 분할기(11)에 입력된다. 이런 방식으로, 분할기(11)의 출력은 식(5)의 결과를 이행하여 과도 비대칭 왜곡량을 표시한다.
도 4를 참조하여, 윈도우 기능 블록(12)을 더 포함하는 경우를 제외하면 도 3 구성도와 동일한 블록도가 도시되어 있다. 윈도우 기능 블록(windowing functionblock)(12)은 입력 신호(Yin)를 수신하여 선슈트 필터(1) 및 후슈트 필터(2)를 제공하기 전에 수평 및 수직 방향의 신호를 윈도우 하도록 도 3에 관하여 기술된 요소들의 업스트림에 위치된다. 윈도우 기능 블록(12)은 에지 효과들 및 림스 효과들(rims effects)을 피하도록 적절히 포함되어 있다. 더욱이, 그 기능이 일정한 윈도우에 의해 단지 실행되면, 그러한 기능들은 보다 적은 실행시간이 소요되고 보다 적은 처리 전력이 요구될 것이다.
도 5를 참조하여, 도 3 및 도 4의 실시예들의 블록도들에 대한 변형이 도시되어 있다. 도 5에서, 도 4의 실시예의 기능 블록들에 부가하여 분할기(11)의 출력에 위치된 평균 블록(13)이 더 제공되어 있다. 이러한 평균 기능을 포함함으로써, 다른 방법으로 지속할 수 있는 필드-대-필드 변화들 효과들은 유리하게 감소되거나 삭제될 수 있다.
도 3 내지 5에서 도시된 기능 블록들이 하드웨어 또는 소프트웨어로 실행될 수 있음은 종래 기술의 숙련자들에게는 명백하다. 하드웨어 실행들에 있어서, 메모리 필요분들을 최소한으로 감소시키는 것이 바람직하고 이점에 있어서, 선슈트 및 후슈트 필터들을 구성하는 두 개의 9-탭 FIR 필터들은 메모리 블록의 이용을 공유할 수 있다.
상기로부터, 과도 비대칭 왜곡의 전체량을 표시하는 방법이 기술되었음은 명백하다. 일단 왜곡량을 표시하면, 그다음 이 왜곡을 일정한 범위로 삭제하거나 보정하는 방법 및 수단이 필요하다. 이러한 방법 및 수단을 기술할 것이다.
보정 실행의 첫 번째 방법은 피킹 회로를 이용하는 것이고, 보정 실행의 두번째 방법은 그룹 지연 이퀄라이져(group delay equalizer)를 이용하는 것이다.
도 6을 참조하여, 비대칭 피킹 회로가 도시되어 있다. 피킹 회로들은 대부분의 텔레비젼들에 존재한다. 피킹 회로의 존재하는 대칭 피킹 필터가 상기 기술한 바와 같이 비대칭 검출기와 협력하도록 결합될 수 있거나 변형될 수 있으며, 그다음 보정은 효과적으로 후슈트들이 우세한 것으로 발견되는 선슈트들을 더하고 선슈트들이 우세한 것으로 발견되는 후슈트들을 더함으로써 상대적으로 경제적인 방식으로 가능하다. 피킹 알고리즘은 급상승(sharpness enhancement)의 통상적 요구들뿐만 아니라 비대칭 보정의 새로운 기능들 양쪽을 이행할 수 있다.
도 6에서, 비대칭 피킹 회로는 다수의 출력들(140, 141, 142, 143, 144)을 가진 지연선(14)을 포함하여 도시되어 있다. 지연선의 각 출력은 각 곱셈기(150-154)의 제 1 입력에 제공된다. 각 곱셈기(150-154)의 제 2 입력은 다음의 각 곱셈 인수들이 제공된다.
(-1-bal)*k1, (-1-bal)*k2, k1+2*k2, (-1+bal)*k2, (-1+bal)*k1.
변수들 "k1" 및 "k2"는 필터 상수들이며, 피킹 회로 자체의 요구된 특성들에 따라 선택되고 통상적으로 1 내지 4의 범위에 있다. 변수 "bal"(balance)은 과도 비대칭 검출기의 출력으로부터 얻어지고 더해질 복원 비대칭의 양을 표시한다. 통상적으로, "bal"은 -2 내지 2의 범위에 있다.
지연선(14)으로부터 중간 출력(142)은 가산기(16)의 제 1 입력에 더 제공된다. 곱셈기들(150-154)의 출력들은 합계 회로(17)에 입력된다. 합계 회로(17)의 출력은 코어링 회로(coring circuit)(18)에 제공되고 코어링 회로의 출력은 감쇠 수단으로 동작하는 다른 곱셈기(19)에 제공된다. 코어링 회로(18)의 출력은 인자(AP : amount of peaking)에 의해 곱해지고 곱셈기(19)의 출력은 출력(Yout)을 제공하기 위하여 지연선(14) (142)의 중간점의 출력을 더하는 덧셈기(16)의 제 2 입력에 제공된다.
도 6 회로의 동작을 보다 상세히 설명하기 위하여, 도 6의 회로의 주요 구성요소들은 대부분의 텔레비젼 세트들에 이용된 바와 같이 표준 피킹 회로를 다소 표시한다. 지연선(14), 곱셈기(150-154), 및 합계 회로(17)는 피킹 필터를 구성한다. 도 6의 피킹 필터에서 변화는, 일반적으로 회로의 대칭 임펄스 응답이 밸런스의 변화에 응답하여 비대칭이 되도록 만드는 밸런스 파라미터(bal)의 덧셈과 관련이 있다. 이러한 예에서, 밸런스의 값은 도 5의 검출기 회로에 의해 발견된 대칭 특성들에 따라 세트될 수 있다 예를 들면, 도 5의 검출기가 대칭이 되도록 입력신호를 결정하면 밸런스 파라미터(bal)는 영이 되도록 세트된다. 반면, 밸런스 파라미터(bal)가 후슈트들이 검출되면 플러스 값(1)으로 세트될 수 있고, 선 슈트들이 검출되면 마이너스 값(-1)으로 세트될 수 있다.
도 6의 회로는 상술한 바와 같이, 밸런스 파라미터(bal)의 값에 따라 그것의 특성들을 변경하여, 그것의 임펄스 응답을 변화시킴으로써 과도를 보다 대칭이 되도록 할 것이다. 기술한 바와 같이, 피킹 회로의 임펄스 응답의 대안은 FIR필터(150..154)를 통하여, 회로를 프로그램 가능한 FIR 필터로 만듦으로써 이루어진다.
받침대(17)의 출력에서 통상적인 과도 응답은 도 8의 도해적 형태로 도시되어 있다. 이러한 응답은 밸런스 파라미터(bal) = 0과 같은 경우들 및 대칭 과도들에 이용된다. bal이 0을 벗어나는 경우, 검출된 선슈트를 동일하게 하는 후슈트를 효율적으로 더하도록 bal이 1(도 9를 참조한다)이 되거나, 또는 검출된 선슈트를 동일하게 하는 선슈트를 효율적으로 더하도록 밸런스가 -1이 될 때(도 10을 참조한다), 필터는 순수한 비대칭 필터와 진보적으로 비대칭이 된다. 이 신호( 받침대(17)의 출력에서)가 16의 신호에 더해지는 경우, 선슈트들 및 후슈트들은 그 신호에서 생성된다. 0과 동일하지 않은 밸런스 파라미터(bal)의 비대칭으로 인해, 받침대(17)로부터의 출력 신호에서 후슈트들보다 선슈트들이 작거나 클 것이다. 코어링 회로(18)는 작은 과도들에 대한 피킹 효과를 감소시켜서 신호의 S/N비의 악화를 피한다. 곱셈기(19)는 얼마만큼의 필터된 신호가 가산기(16)에 의해 주 신호에 더해지는지를 정하고, 따라서 신호에 적용된 피킹량을 제어한다.
회로의 검출부에 관한 토론으로부터, 검출기가 선슈트들/후슈트들의 상대적인 양들에 관한 정성적 표시를 제공하는 것은 명백하다. 따라서, 이것이 정성적 측정치이고 직접 측정값을 얻을 수 없기 때문에, 피드포워드 측정/보정 시스템은 가능하지 않고 그대신 피드백 루프가 채택되어야 한다.
도 7을 참조하여, 비대칭 왜곡의 검출 및 보정을 위한 비대칭 제어 시스템을도시한 것이다. 도 7을 참조하여, 검출기 회로(D), 제어 회로(C) 및 비대칭 피킹 필터(F)가 일반적 기능의 조건으로 도시되어 있다. 검출기 회로(D)는 일반적으로 도 4에 관련하여 기술된 회로에 따른다. 더 이상 기술될 필요가 없으므로 도 4에 도시된 동일한 구성요소들과 기능 및 이들 검출기 회로 구성요소들의 상호관련을 표시하도록 동일한 참조 부호들이 도 7에 이용된다. 검출기 회로(D)와 도 4의 회로 사이의 단지 차이점들은 코어링 블록들(Cr1및 Cr2)와 제 1 지연(d1)의 부가이다. 제 1 및 제 2 코어링 블록들(Cr1, Cr2)은 선슈트 필터(1)의 출력과 제 1 절대값 블록(3)의 입력 사이, 및 후슈트 필터(2)의 출력과 제 2 절대값 블록(4)의 입력 사이에 각각 위치되어 있다. 여기서, 코어링 회로들은 비디오의 부분이 아니라 노이즈로 인해 발생될 수 있는 매우 작은 과도들을 억제한다. 제 1 지연(d1)은 정확히 합해진 결과들이 가산기(9) 및 가산기(10)로 통과되기 위하여 신호들의 적절한 동기화를 보장하도록 제 1 및 제 2 합계 블록들(5, 6)의 리셋 시간에 관하여, 제 1 및 제 2 래치들(7, 8)의 래칭 입력에서 필드 펄스(V)의 도착을 지연시키도록 배열된다.
제어 회로(C)는 검출기(D)의 출력을 수신하는 신호 제어 모듈(20)을 포함한다. 신호 제어 모듈(20)은, 클러킹 입력(ck)을 가지며 클리핑 회로(22)에 제공되는 출력을 가진 업/다운 카운터(21)의 제어 입력(c)에 출력을 제공한다. 카운터(21)에 제공된 클럭 신호는 지연(d1)에 의해 이미 지연된 필드 펄스의 보다 지연된 버전이다. 지연 요소(d2)를 통과한 필드 펄스의 보다 긴 지연은 제 1 및 제 2 래치들(7,8)의 출력으로부터 신호 제어 모듈(20)에서 제공된 적절한 업/다운 명령들까지 통과한 변환 시간들에 대한 보상을 하도록 배열되는데, 즉, 이 지연은 카운터(21)에서 신호들의 적절한 동기화를 보장하도록 감산기(9), 가산기(10), 분할기(11), 및 신호 블록 모듈(20)에 의해 제 1 및 제 2 래치들(7, 8)의 출력 신호들에 부과된 전송 지연을 의미한다.
도 7의 특정 예에 있어서, 클리핑 회로(22)는 검출기(D)에 의해 그것에 제공된 선슈트/후슈트 바이어스의 정성적 측정치에 따라 신호 블록(21)에 의해 제어되는 업/다운 카운터(22)의 카운팅 방향으로 16의 최대 카운트값 또는 -16의 최소 카운트 값을 가진 신호를 출력하도록 세트된다.
비대칭 피킹 필터(F)는 다양한 계수들을 가진 FIR 필터(23), 코어링 회로(24), 가중 블록(weighting block)(25) 및 가산기(26)를 포함한다. FIR 필터(23)는 클리핑 회로(22)에 의해 밸런스 인자(B)를 필터에 입력함으로써 세트된 다양한 파라미터들을 가지며, 예시적 필터(23)의 계수들은 -8-B/2, -16-B, 48, -16+B, -8+B/2 이다.
도 7에 도시된 바와 같이 과도 비대칭 왜곡의 검출 및 보상을 위한 결합 시스템은 다음과 같이 동작한다. 먼저, 검출기 회로(D) 및 제어 회로(C)를 포함하는 피드백 루프가 기술된다.
검출기 회로(D)에 대한 신호 입력은 식(5)에 따라 검출기 회로 출력을 제공하도록 도 4에 관련하여 기술된 단계들에 따라 처리되며 그결과, 제어값 transient"_"asymmetry는 제어 회로(C)의 입력이다. 값 transient"_"asymmetry가영보다 큰 경우 선슈트가 우세함을 나타내고, 영보다 작은 경우 후슈트가 우세함을 나타낸다. 따라서, 이러한 플러스 또는 마이너스 값은 신호 제어 모듈(20)에 입력된다. 이 신호 제어 모듈(20)은 플러스 또는 마이너스 입력이 있는지 없는지를 검출하고 업/다운 카운터(21)에 각각 업카운터 또는 다운카운터 신호를 제공한다. 각 필드 펄스로 검출기 회로(D)에 의해 새로운 계산이 준비됨에 따라, 제어 회로(C)는 또한 클러킹 입력(ck)에 입력하는 지연된 필드 펄스 신호에 따라 입력함에 따라 모든 필드 펄스마다 증가하거나 감소하는 업/다운 카운터(21)에 세트된다. 예를 들어, 업/다운 카운터 출력이 영에서 시작된다고 가정하면, 값(B)에 의해 표현된 클리핑 회로(22)의 출력도 영이 된다. 이런 경우, FIR 필터(23)의 계수들은 -8, -16, 48, -16, -8이며 선슈트들 또는 후슈트들 어느 것도 우세한 것으로 발견되지 않는다. 다음, 검출기는 선슈트들이 우세함을 나타내는 출력을 제공한다고 가정하면, 신호 제어 모듈(20)의 입력은 마이너스 값으로 변할 것이고, 다음 클러킹 펄스(Ck)의 수신에서 후슈트들이 생성되도록 FIR 필터(23)의 계수들을 그에 의에 변경하도록 값(B)이 감소되기 위하여, 신호 값 모듈(20)은 다운 카운트가 실행됨을 표시하는 업/다운 카운터(21)에 출력을 제공할 것이다. 선슈트들이 계속 우세하면 적당한 때에 업/다운 카운터(21)는 극점 "B"가 -16일 것이고 FIR 필터(23)의 계수들은 0, 0, 48, -32, -16일 것인 클리핑 회로(22)에 의해 결정된 최대 마이너스 제한까지 다운 카운팅을 계속할 것이다.
반대로, 다운 슈트들이 우세한 경우, 신호 값 모듈(20)의 입력은 업 카운트가 업/다운 카운터(21)에서 발생해야 함을 나타내는 플러스일 것이고, 선슈트들은효율적으로 더해질 것이다. 후슈트들이 계속 우세한 가장 극단적인 경우에는, FIR 필터(23)에 의해 제공된 보상의 최대량은 B=16인 경우일 것이고, 따라서, 그 필터의 계수들은 -16, -32, 48, 0, 0이 될 것이다.
비대칭 피킹 필터 회로(F)를 보다 자세히 고려해 보면, 이 회로는 기본적으로 적응 필터와 D 및 C를 포함하는 피드백 루프에 의해 제어되는 파라미터들을 제공함을 알 수 있다. 이 적응 FIR 필터(23)는 입력 신호(Yin)를 수신하여 코어링 회로(24)에 적절히 필터된 값을 출력한다. 그다음 ,코어링 회로(24)는 64의 인수로 분할을 나타내는 스케일링 인수에 출력을 제공한다.
가중 블록(25)에 의해 실행되는 이 분할은 완전한 입력 신호(Yin)를 더 수신하는 가산기(26)에 출력된다. 필터의 중앙 탭은 계수(48)를 가지므로, 여기서 최대 피킹 보정은 48/64 x Yin = 0.75Yin의 양들로 적용되며 이것은 근사적으로 4dB에 대응한다.
도 6 및 7의 상기 토론에서, 하나의 접근은 비대칭 검출기의 신호는 피킹 회로를 이용하는 비대칭 보정을 제공하기 위하여 이용될 수 있다고 기술되었다. 그러한 회로에 대한 대안은 그룹 지연 이퀄라이저의 동작을 제어하는데 검출기 신호를 이용할 수 있다. 널리 공지된 바와 같이, 과도 신호들은 저주파수 또는 고주파수 성분의 부분들로 분리될 수 있다. 과도가 대칭일 경우에는 저주파수들 및 고주파수들 양쪽이 일치된 시간에서 그들 각각의 과도들의 "중앙(center)"을 가질 것이다. 그러나, 원래의 과도가 비대칭일 경우에는 저주파수 및 고주파수 과도들의 중앙 사이에 시간차가 존재할 것이다. 선슈트들을 가진 과도 시간들에 대해, 고주파수 성분의 중앙은 저주파수 성분들의 중앙에 앞서 발생하는 반면, 후슈트들을 가진 신호들에 대해서는 그 반대로 적용된다. 이러한 특성은 신호의 진폭을 변화시키지 않고 단지 위상만 변화시키는 필터인 그룹 지연 이퀄라이져를 이용하여 저주파수들에 대하여 고주파수들을 시간 천이(time shift)를 함으로써 비대칭 과도들을 보정하는데 이용될 수 있다. 따라서, 그룹 지연 이퀄라이져내에서 지연들(또는 필터 세팅들)을 변경함으로써, 고주파수들은 비대칭을 보정하기 위하여 저주파수들 보다 크거나 작은 범위로 지연될 수 있다. 따라서, 선슈트들을 보정하기 위하여 고주파수 성분들은 저주파수 성분들의 중앙과 그들의 중앙이 일치하도록 지연되는 반면, 후슈트들을 보정하기 위하여 저주파수 성분들은 고주파수 성분들의 중앙과 그들의 중앙이 일치하도록 지연된다. 이러한 방식에서, 후슈트들을 동일하게 하기 위해 선슈트들을 더하거나 선슈트들을 동일하게 하기 위해 후슈트들을 더하기보다는 비대칭 자체를 보정하는 문제의 해결은 도7과 관련하여 기술된 피킹 회로 대신 피드백 루프내에서 시간 천이를 하는 장치 같은 것을 포함함으로써 이루어질 수 있다.
선슈트들 또는 후슈트들 어느 쪽도 우세한 것으로 발견되지 않으면, 선슈트들 및 후슈트들 양쪽은 동일한 양들로 더해질 수 있다.
상기로부터 이해한 바와 같이, 본 발명은 과도신호들에서 비대칭을 검출하는 편리한 수단 및 그러한 비대칭을 대칭으로 만드는 보정 수단을 제공한다. 어떠한 하드웨어 구성요소들도 상술에서 토론되었으며, 그들 구성요소들 및/또는 그들 기능들은 적절한 소프트웨어로 실행될 수 있고 그 반대로도 가능하다.
본 발명은 여기에 기술된 장치를 포함하거나 기술된 방법들에 따라 동작하는장치를 처리하는 비디오 신호를 포함한다.
상술한 실시예들은 본 발명을 제한하는 것이 아니고, 본 기술분야의 기술자들에 의해 특허 청구항 범위를 벗어나지 않고 많은 다른 실시예가 이루어질 수 있다. 청구 범위에 있어서, 괄호들 사이에 놓인 어떠한 참조 기호도 청구항을 제한하는 것은 아니다. 용어 '포함'은 청구항에 나열된 것들 이외에 단계들이나 구성요소의 존재를 제외하지 않는다. 구성요소에 앞선 단어 "a"나 "an"은 그러한 구성요소들의 복수의 존재를 제외하지 않는다. 본 발명은 여러 개의 구별된 소자들을 포함하는 하드웨어와 적당하게 프로그램된 컴퓨터에 의해 구현된다. 여러 개의 의미들을 열거하는 단위 청구들에서, 이러한 의미들의 몇 개는 하나와 하드웨어의 동일한 아이템에 의해 구체적으로 표현될 수 있다.

Claims (17)

  1. 과도 신호들에서 비대칭을 검출하는 방법에 있어서,
    과도 입력 신호들의 선슈트들(pre-shoots) 및 후슈트들(after-shoots)을 검출하기 위하여 입력 신호를 비대칭적으로 필터링 하는 단계(1-8) 및,
    선슈트들이 우세한지 후슈트들이 우세한지를 나타내는 출력 신호를 제공하기 위하여 선슈트들 및 후슈트들의 양들을 비교하는 단계(9-11)를 포함하는 과도 신호들에서 비대칭 검출 방법.
  2. 제 1항에 있어서, 상기 비대칭적으로 필터링 하는 단계(1-8)는,
    상기 입력 과도 신호들에 존재하는 상기 선슈트들만을 나타내는 제 1 출력을 제공하도록 배열된 임펄스 응답에 귀착하는 필터 계수들의 제 1 세트를 이용하여 상기 입력 신호들을 필터링 하는 단계(1) 및,
    상기 입력 과도 신호들에 존재하는 상기 후슈트들만을 나타내는 제 2 출력을 제공하도록 배열된 임펄스 응답에 귀착하는 필터 계수들의 제 2 세트를 이용하여 상기 입력 신호들을 필터링 하는 단계(2)를 포함하는, 과도 신호들에서 비대칭 검출 방법.
  3. 제 2항에 있어서, 상기 필터 계수들의 제 1 세트는 상기 필터 계수들의 제 2 세트에 반 대칭적인, 과도 신호들에서 비대칭 검출 방법.
  4. 제 2항에 있어서, 상기 비대칭적으로 필터링 하는 단계는 제 1 및 제 2 절대값들을 각각 제공하기 위하여 상기 제 1 및 제 2 출력들의 절대값들을 계산하는 단계(3,4)를 더 포함하는, 과도 신호들에서 비대칭 검출 방법.
  5. 제 4항에 있어서, 상기 비대칭적으로 필터링 하는 단계는,
    제 1 합계된 값들을 얻기 위하여 예정된 시간 간격에 대해 상기 제 1 절대값들을 합계하는 단계(5) 및,
    제 2 합계된 값들을 얻기 위하여 상기 예정된 시간 간격에 대해 상기 제 2 절대값들을 합계하는 단계(6)를 더 포함하는, 과도 신호들에서 비대칭 검출 방법.
  6. 제 5항에 있어서, 상기 예정된 시간 간격은 비디오 신호의 필드 펄스들 사이의 간격을 포함하는, 과도 신호들에서 비대칭 검출 방법.
  7. 제 1항에 있어서, 상기 비교하는 단계(9-11)의 출력 신호는 필드 대 필드 변화 효과들(field-to-field variation effects)을 감소시키기 위하여 복수의 필드 기간들에 대해 평균(13)되는, 과도 신호들에서 비대칭 검출 방법.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서, 상기 출력 신호는 존재하는 선슈트들 및 후슈트들의 상대적인 양들의 값 측정치를 제공하는, 과도 신호들에서 비대칭 검출 방법.
  9. 입력 신호의 과도 신호들에서 비대칭을 검출하는 장치에 있어서,
    입력 신호를 수신하고, 실질적으로 입력 과도 신호들의 선슈트들만이 존재하는 제 1 출력을 제공하기 위하여 필터 계수들의 제 1 세트를 이용하여 비대칭적으로 그것을 필터링 하는 선슈트 필터(1),
    입력 신호를 수신하고, 실질적으로 입력 과도 신호들의 후슈트들만이 존재하는 제 2 출력을 제공하기 위하여 필터 계수들의 제 2 세트를 이용하여 비대칭적으로 그것을 필터링 하는 후슈트 필터(2), 및
    예정된 시간 간격에 대해 상기 제 1 출력들을 합계하고, 상기 예정된 시간 간격에 대해 상기 제 2 출력들을 합계하며, 상기 예정된 시간 간격에 대해 선슈트들이 우세한지 후슈트들이 우세한지를 나타내는 출력 신호를 제공하기 위하여 제 1 및 제 2 합계된 출력들을 비교하는 합계 및 비교 수단(3 내지 11)을 포함하는 과도 신호에서 비대칭 검출 장치.
  10. 피킹 필터(14-19, 23-26)에 있어서,
    입력 신호의 과도들에서 선슈트들이 계통적으로 우세한지 후슈트들이 계통적으로 우세한지를 나태내는 검출 신호를 수신하는 수단 및,
    과도들이 실질적으로 대칭적인 보정된 출력을 제공하기 위하여 상기 검출 신호에 따라 상기 피킹 필터의 필터 계수들을 변경하는 수단을 포함하는 피킹 필터.
  11. 제 10항에 있어서, 상기 입력 신호에 대해 피킹 보정을 실행하며, FIR 필터를 포함하는 상기 피킹 필터(14, 15, 17)는,
    상기 입력 신호를 수신하고 복수의 출력들(140...144)을 가지는 지연선(14),
    피승수를 나타내는 상기 지연선(14)의 각각의 개별 출력(140...144)에 접속된 제 1 입력 단자를 각각 가지고, 승수를 나타내는 각각의 필터 계수를 수신하는 제 2 입력 단자를 각각 가지며, 각각의 곱을 출력하는 출력 단자를 각각 가지는 복수의 곱셈기들(150...154), 및
    상기 곱셈기들(150...154)로부터 상기 각각의 곱들을 수신하고 그것들을 합계하여 합계된 출력을 제공하는 합계 회로(17)로서, 상기 필터 계수들은 상기 입력 신호의 과도들에서 선슈트들 또는 후슈트들 어느 것도 우세한 것으로 발견되지 않으면, 상기 계수들은 요구된 피킹의 원하는 양에 순수하게 기초하여 결정되고 상기 필터의 임펄스 응답은 대칭적일 것이며, 반면 선슈트들이 우세한 것으로 발견되면 상기 계수들은 부가적인 후슈트들이 생성되는 비대칭 임펄스 응답을 제공하도록 변경되고, 후슈트들이 우세한 것으로 발견되면 상기 계수들은 부가적 선슈트들이 생성되는 비대칭 임펄스 응답을 제공하도록 변경될 수 있는, 상기 합계 회로(17)를 포함하는 피킹회로.
  12. 입력 신호에서 계통적 과도 비대칭 왜곡을 보정하는 방법에 있어서,
    상기 입력 신호의 과도들에서 선슈트들이 우세한지 후슈트들이 우세한지를 결정하는 단계 및,
    상기 입력 신호를 실질적으로 대칭이 되도록 보정하는 단계를 포함하는 과도 비대칭 왜곡 보정 방법.
  13. 제 12항에 있어서, 상기 입력 신호를 실질적으로 대칭이 되도록 하는 단계는 선슈트들이 우세한 것으로 발견되면 후슈트들을 더하고 후슈트들이 우세한 것으로 발견되면 선슈트들을 더하는 단계를 포함하는, 과도 비대칭 왜곡 보정 방법.
  14. 제 13항에 있어서, 상기 방법은, 선슈트들이 우세한 경우에는 선슈트들의 생성을 야기하도록, 후슈트들이 우세한 경우에는 선슈트들의 생성을 야기하도록, 및 선슈트들 또는 후슈트들 어느 것도 우세하지도 않은 경우에는 대칭적 피킹 보정을 제공하도록, 상기 피킹 필터의 필터 계수들을 선택적으로 변경함으로써 피킹 필터에서 실행되는, 과도 비대칭 왜곡 보정 방법.
  15. 제 12항에 있어서, 선슈트들이 우세한 것으로 발견되면 상기 입력 신호의 고주파수 성분들은 상기 입력 신호의 저주파수 성분들에 대하여 제 1 방향으로 때맞추어 천이되고, 후슈트들이 우세한 것으로 발견되면 상기 입력 신호의 고주파수 성분들은 상기 저주파수 성분들에 대하여 제 2 방향으로 때맞추어 천이되며, 상기 제 2 방향은 상기 제 1 방향에 반대되는, 과도 비대칭 왜곡 보정 방법.
  16. 제 14항에 있어서, 상기 피킹 필터의 출력은 상기 결정하는 단계의 입력에 피드백 되는, 과도 비대칭 왜곡 보정 방법.
  17. 디스플레이 장치에 있어서,
    보정된 신호를 얻기 위하여 제 12항의 상기 방법을 실행하는 수단(D,C,F) 및
    상기 보정된 신호를 디스플레이하는 수단(DP)을 포함하는 디스플레이 장치.
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