KR20020063121A - 서미스터 및 제조 방법 - Google Patents

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Abstract

반도체 본체의 일부분 이상에 다중 금속층을 갖는 서미스터(thermistor). 서미스터는 제1후막 전극층, 반응성 금속층, 배리어 금속층 및 임의로 전기적 접점과의 부착을 용이하게 하는 층을 포함한다. 또한, 서미스터의 제조 방법이 기술되어 있다.

Description

서미스터 및 제조 방법 {Thermistor and method of manufacture}
본 발명은 온도 측정, 제어 및/또는 온도 보상을 위한 서미스터(thermistor) 및 그의 제조 방법에 관한 것이다. 더욱 구체적으로, 본 발명은 다중 층(multiple layer)의 전극 금속을 갖는 서미스터에 관한 것이다.
서미스터(열 민감성 저항, thermally sensitive resistors)는 온도의 변화에 대응하여 전기 저항의 큰 변화를 나타내는 세라믹 반도체이다. 그의 민감성, 정확성 및 안정성 때문에, 서미스터는 일반적으로 온도 측정, 보상 및 제어를 포함하는 수많은 응용분야에서 가장 유리한 센서인 것으로 받아들여진다. 서미스터는 상업적 소비 전자 제품, 자동차용, 산업용 및 의료용 전자 제품, 식품 취급 및 가공, 통신 및 계측(instrumentation), 컴퓨터, 군용 및 항공우주 및 연구 및 개발에 광범위하게 사용된다. 서미스터는 실용적으로 액체 수위 측정, 사진, 온도계, 정맥내 캐서터(catheter), 혈액 분석, 심근 주사 프로브, 자동차 공기 제어, 연료 수위/온도, 가정용 기구, 예를 들어, 에어콘, 커피 메이커의 온도 센서, 및 데이타 자동기록기 제품, 예를 들어, 공기, 토양, 액체 온도 프로브 등에도 사용된다. 이동 전화, 카폰, 수정 오실레이터 및 송수신기(transceiver)에서도 그 사용 범위가 계속 확장되고 있다.
서미스터의 가장 중요한 특성은 매우 높은 온도 저항 계수 및 온도에 대한 정확한 저항 특성이다. 온도 변화에 대한 민감도는 작동 온도 범위에 대하여 일천만배의 서미스터 저항 변화를 야기할 수 있다. 선행 기술의 칩 서미스터는 소형의 정사각형 형태이며, 코팅되거나 또는 코팅되지 않고, 납이 있거나(leaded) 또는 납이 없는(unleaded) 구체화된 것을 이용할 수 있으며, 작동 온도 범위는 -80℃ 내지 300℃ 이고, 저항 범위는 0.5옴(ohm) 내지 40메가옴(megohm)이다.
온도가 증가함에 따라 양의 온도 계수(PTC) 서미스터의 전기 저항도 증가한다. 특정 온도에서 PTC 서미스터는 낮은 저항에서 높은 저항 상태로 전환된다. 이들은 -80℃ 내지 300℃, 0.5옴 내지 40메가옴의 전류 제한기(limiter)로서 널리 사용된다. 반대로, 음의 온도 계수(NTC) 서미스터의 전기 저항은 온도가 증가함에 따라 감소한다. NTC 서미스터는 25℃에서 0.5옴 내지 40메가옴의 공칭 저항(nominal resistance)을 가지며 -80℃ 내지 300℃ 의 온도를 측정하기 위해 사용된다. 이와 같이, 이들은 큰 온도 저항 계수 및 넓은 범위의 저항치를 갖는다. 이들은 또한 직경 3mm 내지 직경 22mm 의 넓은 범위의 크기로 다양한 기계적 환경에서 적용가능한 모양 및 크기로 사용할 수 있다. NTC 서미스터의 전형적인 응용 예로는 팬(fan) 제어, 온도 측정, 회로 보호 및 온도 제어 등이 있다. 원격 측정이 필요한 경우, 소형이 필요한 경우, 또는 작은 온도 변화의 측정이 필요한 곳에서 NTC 서미스터가 사용된다.
온도 측정 및 보상에 사용되는 NTC 서미스터는 일반적으로 다양한 조성물, 예를 들어, 마그네슘, 니켈, 코발트, 구리, 철 및 세라믹 반도체 물질을 형성하는 다른 금속의 산화물로부터 제조한다. 서미스터는 비드(bead), 디스크, 로드(rod), 칩 또는 플레이크(flake) 형태의 다양한 모양으로 형성될 수 있다. 플레이크 형 서미스터는 단순히 칩 서미스터를 매우 작은 크기로 변형한 것이다. 웨이퍼 서미스터는 마그네슘, 니켈의 산화물 및 바인더에 배합된 다른 산화물의 분말과 같은 물질을 얇은 쉬트(sheet) 형태로 만들므로써 제조한다. 이러한 물질은 승온에서 소결되고, 전도성 금속 조성물로 코팅되어, 크기에 따라 다이싱(dicing)된다. 리드선이 납땜(6)에 의하여 부착된다. 이러한 유닛(unit)은 최종 보호 및 안정화를 위하여 최종적으로 에폭시 또는 다른 전기 절연 물질(7)로 코팅된다. 도 1a 및 도 1b에는 전극(2, 3) 이 그 상부에 적층되어 있는, 금속 산화물의 소결 분말(1)로 구성된 칩 형 서미스터가 전형적인 선행 기술로서 도시되어 있다.
구체적으로, Ag, PdAg 또는 Au 로 제조한 선행 기술의 후막 전극 서미스터를 200℃ 내지 380℃에서 작동하는 공정을 사용하여 5초 내지 3분의 지속 시간으로 기판(표면 장착 형태, 도 1a 및 도 1b) 또는 리드선(4, 5)(독립 소자 형태, 도 2a 및 도 2b)에 고온 납땜으로 부착하는 경우, 그의 전기 저항은 허용가능한 특정 저항 한계(일반적으로 2-5%) 밖으로 이동한다. 이것은 서미스터가 조립되는 최종 생산품 또는 부품(sub-assembly)에 결점 또는 결함을 유발한다.
선행 기술에 따른 서미스터에 있어서의 이러한 저항 이동은 현재 리칭(leaching)이라 불리우는 현상에 의하여 야기되는 것으로 밝혀졌는데, 이는 납땜 공정 중에 발생한다. 리칭은 전극의 금속이 전극의 유리 프릿(frit) 또는 프릿없는(fritless) 바인더와의 결합보다 용융된 땜납에 대하여 더 높은 친화성을 갖기 때문에 발생한다. 서미스터의 전극이 납땜되는 동안, 금속은 그와 전극의 유리 프릿 또는 프릿없는 바인더와의 결합으로부터 방출되고, 용융된 땜납으로 흡수된다. 결과적으로, 서미스터의 전기 저항은 납땜 공정 이전의 원래 값으로부터 증가한다. 바꾸어 말하면, 외부 전극을 형성하는 금속 원소가 땜납 리칭으로 인하여 손상되는 것이다.
서미스터 후막 전극의 리칭 속도는 전극 물질의 종류, 그리고 서미스터가 노출되는 납땜 공정의 온도 및 지속 시간에 의해 좌우된다. 일반적으로, 선행 기술에 따른 서미스터를 200℃ 이상의 온도에서 오랜 시간 동안(5초 이상) 용융 땜납에 노출시키는 것은 전극의 열화(degradation)가 상기 온도 이상 및 상기 시간 이상에서 더 빠른 속도로 증가하기 때문에 후막 전극 제조자가 추천하지 않는다. 전기 저항의 이동 이외에, 리칭은 땜납-전극 및 전극-반도체 결합의 열화를 야기한다. 약화된 결합은 서미스터의 안정성 및 신뢰성을 매우 감소시킬 수 있다.
후막 Pt 전극이 다른 전극 물질에 비하여 리칭에 저항력이 있는 것으로 밝혀졌다. 그러나, 후막 Pt 전극은 고가이기 때문에 선행 기술의 서미스터를 제조할 때에 후막 Pt 전극을 사용하는 것은 비용면에서 효과적이지 않다. 또한, 열-음향(thermo-sonic) 또는 동등한 와이어 볼 연결(wire ball bonding) 공정을 사용하여 Au 와이어를 후막 Pt 전극에 연결시키는 것은 더욱 어렵다.
또한, 선행 기술의 후막 Ag 또는 PdAg 전극 서미스터는 이들 전극과의 와이어 연결을 장기간에 대해서는 신뢰할 수 없기 때문에 열-음향 또는 동등한 와이어 볼 연결 공정을 사용하여 연결되는 0.001" 외경(OD)의 금 와이어(또는 동등물)을 필요로 하는 하이브리드 마이크로전자회로 제품에는 통상적으로 사용되지 않는다.
두 개의 박막 전극층을 사용하는 서미스터 소자는 선행 기술(미국특허 제4,712,085호)에 개시되어 있다. 다른 선행 기술(미국 특허 제6,008,717호)에는 짧은 내부 전극 및 긴 내부 전극으로 이루어진 한 쌍의 전극이 상호간에 서로 마주보고 있고, 이격되어 있는 서미스터가 개시되어 있다. 그러나, 이러한 선행 기술은 상기한 리칭 문제를 해결하지 못하였다.
상기한 바에 기초하여, 본 발명은, 높은 정도의 납땜 리칭 저항을 갖고, 일반적으로 200℃ 내지 380℃ 의 온도에서 5초 내지 3분의 지속 시간동안 작동하는 납땜 공정을 견뎌낼 수 있는 전극을 갖는 비용이 저렴한 서미스터를 제공하는 것을 본 발명의 목적으로 한다.
본 발명의 또 다른 목적은, 리드선의 부착을 위하여 고온의 납땜 또는 낮은 파이어 전도성(low fire conductive) 조성물의 사용이 가능하고, 이에 의하여 선행 기술에서 달성되었던 최대 작동 온도 능력을 증가시키는, 리칭 저항이 있는 전극을 갖는 서미스터의 제조 방법을 제공하는 것이다.
유사한 참조 부호가 유사한 부분을 나타내는 하기의 도면은 본 발명의 하나 이상의 바람직한 실시예를 예시하기 위한 것이며, 본 발명을 어떤 방법으로든 제한하는 것은 아니다.
도 1a는 선행 기술에 따른 서미스터 소자의 평면도이다.
도 1b는 도 1a에 도시된 서미스터 소자의 단면도이다.
도 2a는 선행 기술의 제2형태에 따른 서미스터 소자의 수평 단면도이다.
도 2b는 도 2a에 도시된 서미스터 소자의 수직 단면도이다.
도 3a는 본 발명의 바람직한 실시예의 서미스터 소자의 평면도이다.
도 3b는 도 3a에 도시된 서미스터 소자의 단면도이다.
도 3c는 도 3b의 A 부분에 대한 부분 확대도이다.
도 4a는 도 3a 내지 도 3c의 서미스터 소자의 바람직한 실시예를 이용한 서미스터의 수평 단면도이다.
도 4b는 도 4a에 도시된 서미스터의 수직 단면도이다.
도 4c는 도 4b의 B 부분에 대한 부분 확대도이다.
도 5a는 본 발명에 따른 또다른 서미스터의 사시도로서, 서미스터 소자의 바닥 전극과 전기 회로 기판의 접점 패드 사이의 납땜 연결이 도시되어 있다.
도 5b는 도 5a의 C 부분에 대한 부분 확대도이다.
도 5c는 도 5a의 D 부분에 대한 부분 확대도이다.
도 5d는 도 5a에 도시된 서미스터의 우측면도이다.
도 5e는 도 5d의 E 부분에 대한 부분 확대도이다.
상기한 목적 및 다른 목적은, 반도체 본체(body)의 양측 표면의 외부에 제1전극층이 형성된 반도체 본체를 갖는 서미스터에 관한 본 발명에 의하여 달성된다.두께가 약 5 마이크로미터 이상인 제1전극층은 임의의 적합한 전도성 물질인 전극 물질로 형성된다. 제2전극층은 상기 제1전극층의 외부에 적층되고, 두께는 약 5 마이크로미터 이하이다. 제2전극층은 임의의 "반응성 금속" 으로 이루어진 전극 물질로 형성된다. 제3전극층은 상기 제2전극층의 외부에 적층되고, 두께는 바람직하게는 약 5 마이크로미터 이하이다. 제3전극층은 임의의 "배리어(barrier)" 금속으로 이루어진 전극 물질로 형성된다. 제4전극층은 선택 사항으로서, 여기에 부착되는 전기적 접점에 좌우되는데, 여기에 부착되는 전기적 접점 및/또는 수단에 적합한 전극 물질로 형성되며, 상기 제3전극층의 외부에 형성되고, 두께는 바람직하게는 약 5 마이크로미터 이하이다. 각각의 층은 다른 층 및 반도체 본체와 전기적으로 접촉하고 있다.
본 명세서에 있어서, 상기 "금속"은 임의의 금속, 금속의 조합물 또는 금속 합금일 수 있다. "반응성" 금속은 이웃 금속과 소정 수준으로 반응하여 개선된 결합을 제공하는 임의의 조합물 또는 합금을 포함하는 금속일 수 있다. "배리어" 금속은 리칭 즉, 고온 조건 하에서 금속의 땜납으로의 이동에 저항하여, 이들이 고온 납땜 공정에 적합하게 하고, 이에 의하여 하부 층의 열화를 방지하는 임의의 조합물 또는 합금을 포함하는 금속일 수 있다.
본 발명은 당업계에 공지된 임의의 적합한 공정으로부터 유래된 임의의 형태의 반도체, 예를 들어, 디스크, 로드, 칩 및 플레이크 반도체와 함께 사용될 수 있으며, 그 형태가 이것에 한정되는 것은 아니다. 본 발명은 PTC 또는 NTC 반도체에 적용될 수 있다.
본 발명의 서미스터의 제조 방법은 공지 수단에 의하여 제1전극층을 반도체 본체에 적용하는 것을 포함한다. 이후, 다음 층이 제1전극층의 외부에 적층되므로써, 반응성 층은 제1전극층의 외부에 존재하게 되고, 배리어 층은 상기 반응성 층의 외부에 존재하게 된다. 전기적 접점이 배리어 층에 부착되는 경우, 부가되는 층은 고려되지 않는다. 그러나, 접점이 배리어 금속에 적합하지 않은 경우, 선택 사항인 제4전극층이 배리어 층 위에 적용될 수 있다. 금속은 서미스터에 부착하기 위하여 사용되는 와이어 연결 물질 및/또는 다이의 종류에 따라 선택한다.
본 발명에 의하여 제공되는 리칭 저항 특성의 결과로서, 서미스터는 상기 서미스터를 기판에 부착하기 위하여 사용되는 납땜 공정 중 또는 공정 이후 모두에 대하여 선행 기술에서 달성된 것보다 훨씬 더 큰 안정성 및 신뢰성을 나타낸다. 예를 들어, 선행 기술에 대하여 상술한 바와 동일한 조건 하에서 및 동일한 다이 및/또는 와이어 연결 기술 및 공정을 사용하여 전기적 접점에 납땜된 본 발명의 서미스터 소자는, 선행 기술의 후막 Au 전극 서미스터가 6% 내지 20% 의 저항 이동을 나타내는데 비하여, 1% 미만의 저항 이동을 나타낸다.
다음에서는 첨부도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 첨부 도면 및 특히 도 3a 내지 도 3c 에 도시된 바와 같이, 본 발명에 따른 서미스터(100)의 바람직한 실시예는, 양 측면(42, 43)을 가지고 있고, 하나 이상의 금속 산화물을 포함하는 세라믹 반도체 본체(11)를 구비하고 있다. 두께가 5 마이크로미터 이상이고, 전도성 금속을 포함하는 금속 전극 물질의 제1전극층(12a, 13a)이 상기 양 측면(42, 43)의 각각에 적층된다. 상기 제1전극층(12a, 13a) 위에금속 전극 물질의 제2전극층(12b, 13b)이 적층되고, 이후 금속 전극 물질의 제3전극층(12c, 13c)이 상기 제2전극층(12b, 13b) 위에 적층된다. 선택 사항으로서, 금속 전극 물질의 제4전극층(12d, 13d)이 상기 제3전극층(12c, 13c) 위에 적층될 수도 있다.
본 발명에 따른 서미스터의 적용을 위해서, 반도체 본체의 외부 전극층에 전기적 접점이 부착된다. 상기 전기적 접점, 및 서미스터 전극층의 외부에 부착하기 위한 수단에 따라 제4전극층(12d, 13d)의 사용 여부 및 제4전극층의 조성물이 결정된다.
본 발명의 서미스터(100)는 임의의 적합한 반도체 본체, 바람직하게는 세라믹 반도체로부터 형성될 수 있다.
서미스터용 반도체 본체를 제조하기 위하여 다양한 방법이 존재한다. 적합한 세라믹 공정 기술이 사용된다면, 본 발명은 당업계에 공지된 임의의 방법, 예를 들어, 테이프 캐스팅(tape casting), 압축, 압출, 주입 주형(injection molding) 또는 다른 적합한 방법으로 제조된 어떠한 반도체 본체에도 적용될 수 있다. 반도체 본체(11)는 플레이크, 디스크, 로드, 칩 또는 임의의 적합한 변형 또는 모양일 수 있다.
금속 전극 물질의 제1전극층(12a, 13a)은 임의의 적합한 전도성 금속 또는 합금일 수 있다. 바람직하게는 Ag, Pt, Pd, Au 또는 이들의 임의의 조합물이 유리 프릿 또는 프릿없는 바인더와 배합되어 제1전극층의 물질로 사용될 수 있다. 상기 금속 전극 물질의 제1전극층(12a, 13a)은 바람직하게는 분무에 의하여 반도체본체(웨이퍼)(11)에 형성될 수 있다. 그러나, 스크리닝, 페인팅, 브러싱(brushing), 스핀 코팅, 디핑(dipping) 또는 공지되거나 이후에 개발되는 다른 수단에 의하여 형성될 수도 있다. 상기 제1전극층의 두께는 약 5마이크로미터(1마이크로미터 = 10-6m) 이상이고, 바람직하게는 약 10 내지 40 마이크로미터, 가장 바람직하게는 25마이크로미터이다. 따라서, 이것은 "후막(厚膜)" 층으로 여겨진다.
제2전극층(12b, 13b)은 임의의 적합한 기술, 예를 들어, 전기도금 또는 증기 증착에 의하여 상기 제1전극층(12a, 13a) 위에 적층되는데, 물리적 증기 증착(PVD) 방법이 가장 바람직하다. 제2전극층의 물질은 예를 들어, 후막 베이스 전극과 취성 금속간 계면을 형성하지 않는 Ti, V, Cr, Zr, Nb 또는 Tc 와 같은 임의의 "반응성" 금속일 수 있다. 제2전극층(12b, 13b) 뿐만 아니라 제3전극층(12c, 13c) 및 선택 사항인 제4전극층(12d, 13d)은 0.01마이크로미터 내지 약 5마이크로미터의 두께를 가진다. 따라서, 상기한 부가적인 층들은 "박막(薄膜)" 층으로 여겨진다.
본 발명에 있어서, 바람직한 제2전극층 금속은 Ti 이다. Ti 의 비용 효율 및 그의 "반응성" 특성 즉, 후막 Ag 및 몇몇 다른 금속과의 결합에 대한 적합성으로 인하여 Ti 가 후막 Ag 층의 제1전극층(12a, 13a) 위에 적층되는 것이 바람직하다. 상기 제2전극층(12b, 13b)의 바람직한 두께는 약 0.05 내지 약 1 마이크로미터이다.
제3전극층(12c, 13c)은 예를 들어, Pt, Pd, Rd, W, Ni 또는 Mo 와 같은 임의의 배리어 금속이 PVD 에 의하여 상기 제2전극층(12b, 13b) 위에 적층되므로써 형성된다. 본 발명에 있어서, Pt는 고온 조건 하에서 산화시키지 않고, 고온 납땜 공정에 적합하게 하기 때문에 제3전극층의 금속으로는 Pt가 바람직하다. 제3전극층(12c, 13c)은 그 아래의 전극층의 리칭을 방지하는 핵심 "배리어" 금속이다. 상기 제3전극층(12c, 13c)의 바람직한 두께는 약 0.1 내지 약 1.5마이크로미터이다.
선택 사항인 제4전극층(12d, 13d)은 PVD 에 의하여 상기 제3전극층(12c, 13c) 위에 적층되는데, 제4전극층의 물질은, 부착되는 전기적 접점의 금속에 적합한 임의의 금속으로 구성된다. 상기 금속은 다이 부착(도 5a 내지 도 5e 에 도시됨)에 사용되는 금속의 형태 및/또는 서미스터를 연결시키기 위해 사용되는 와이어 부착(도 4a 내지 도 4c에 도시됨) 수단에 따라 선택된다. 본 발명의 가장 바람직한 실시예를 위해서는 Au가 제4전극층의 물질로서 바람직하다. 본 발명의 서미스터가 목적하는 응용분야에서는 땜납 및 금 와이어가 높은 수준의 신뢰도로 결합할 수 있는 비-산화성(non-oxidizable) Au 표면을 필요로 하기 때문에 Au가 바람직하다. 상기 제4전극층(12d, 13d)의 바람직한 두께는 약 0.5 내지 약 2.5 마이크로미터이다.
도 4a 내지 도 4c 및 5a 내지 도 5e에는 독립 소자 및 표면 장착 와이어 부착/다이 부착 구성요소 형태로서, 도 3a 내지 도 3c에 도시된 것과 동일한 서미스터(100)가 도시되어 있다. 도 4a 내지 도 4c에 도시된 실시예에서, 전기적 접점은 서미스터가 사용될 응용분야에 의해 정의되는 최대 작동 온도에 적합한 금속으로 제조된 와이어 리드선(24, 25) 형태로 이루어져 있다. 예를 들어, 상기 리드선 물질은 Ag 도금된 Cu, Ag 도금된 Ni, Ag 도금된 Cu/Ni 합금 또는 Au 도금된 두멧(Dumet, 구리로 코팅된 Fe-Ni 코어)일 수 있다. SN10, SN95 또는 SN96 일 수 있는 땜납(26)이 와이어 리드선을 덮는다. 고온 적용을 위해서, 다른 부착 물질, 예를 들어, 로우-파이어(low-fire, 일반적으로 500℃) 전도성 조성물을 사용할 수도 있다.
부착 물질 및 리드선의 선택에 따라, 고온 에폭시 또는 로우 파이어(일반적으로 500℃) 유리와 같은 절연 코팅 물질(27)을 사용하여 서미스터의 표면을 코팅할 수 있다. 예를 들어, 본 발명에서는 SN96 땜납과 연결되며 고온 에폭시로 코팅되는 Ag 도금된 Cu 리드선이 사용될 수 있다. SN10 땜납과 연결되며 고온 에폭시로 코팅되는 Ag 도금된 Ni 리드선이 본 발명의 또다른 조합으로 사용될 수 있다. 유사하게 또다른 조합으로는 로우-파이어 전도성 조성물과 결합되며 로우-파이어 유리로 코팅되는 Ag 도금된 두멧 리드선이 사용될 수 있다. 공지되거나 이후 개발되는 상기 모든 조합물 뿐만 아니라 다른 모든 것은 본 발명에 의하여 포함된다.
도 5a 내지 도 5e는 하이브리드 마이크로전자 회로 기판에 장착하기 위한 형태가 예시되어 있다. 서미스터(100)는 상술한 땜납(32)과 납땜 공정에 의하여 기판 접점 또는 패드(31) 상에 장착된다. 0.001" OD 금 와이어(33)가 열-음향 압축 또는 동등한 와이어 볼 연결 방법에 의하여 서미스터(100)의 최상부 전극의 외부 전극층(12d) 및 다른 기판 패드(34)에 부착된다.
본 발명에 따른 서미스터(100)의 제조는, 목적하는 응용분야에 적합한 반도체를 제공하는 것에서부터 시작된다. 당업계에서 적합한 것으로 공지된 소결 세라믹 서미스터 물질로 구성된 웨이퍼 또는 웨이퍼의 군으로부터 일반적으로 제조된 임의의 반도체 본체가 본 발명에 사용될 수 있다. 이들 웨이퍼는 바람직하게는 디스크 모양(일반적으로 30mm 내지 50mm OD, 0.08 내지 0.4 mm 두께) 또는 정사각형(일반적으로 50mm × 50mm 정사각형 × 0.08 내지 0.4mm 두께)이다. 웨이퍼는 전극의 적용에 사용된 공정에 따라 표면이 더 크거나 작을 수 있고, 또한 두께도 더 커질 수 있다. 더 얇은 웨이퍼가 사용될 수 있지만, 잔여 공정에서 취급하기가 더욱 어려워진다.
Mn, Ni 및 Fe 의 산화물로 구성되고, 약 50mm × 50 mm 의 정사각형 웨이퍼가 본 발명에 적합한 것으로 밝혀졌다. 3개의 상이한 크기 및/또는 저항치의 서미스터를 제조하기 위하여 3개의 두께가 선택되었다(약 0.08mm, 0.2mm 및 0.3mm). NTC 또는 PTC 반도체가 본 발명에 사용될 수 있다.
대부분의 테스트 데이터에서 웨이퍼의 형태는 0.08mm 두께의 웨이퍼인데, 이는 하이브리드 마이크로회로 적용의 요건을 충족시키기 위하여 설계된, 비교적 작고(약 0.40 내지 0.44 mm × 약 0.40 내지 0.44 mm 정사각형), 25℃에서 10,000 옴의 공칭 전기 저항을 갖는 서미스터를 제조하기 위하여 사용되었다. 이들 하이브리드 마이크로회로 요건은 MIL 스펙(Spec), 예를 들어, MIL-STD-883 및 MIL-G-45204 내지 마이크로회로 제조자 및/또는 조립자(packager)가 정한 단순 상업용 명세사항의 범위내의 어느 것이다.
현재, 0.08mm 보다 얇은 웨이퍼 및 0.44mm × 0.44mm 정사각형보다 훨씬 작은 칩의 취급에 있어서 실제적이고 물리적인 한계가 존재한다. 그러나, 더욱 얇은웨이퍼로부터 유래되는, 더욱 작은 크기의 칩의 취급을 개선하는 기술이 존재하는 경우, 본 발명은 여전히 적용될 수 있다. 또한, 소자가 중앙의 반도체 물질 및 양 측면 위에 형성되는 전극으로 구성되는 한, 최종 서미스터의 모양 또는 형태(예를 들어, 정사각형, 직사각형 또는 디스크)는 본 발명에 영향을 미치지 않을 것이다.
일단 반도체 본체(11)를 제조하기 위하여 사용되는 웨이퍼가 제공되면, 당업계에서 반도체 물질과의 결합에 적합한 것으로 공지된 유리 프릿 또는 프릿없는 바인더를 포함하는 후막 Ag 전도성 조성물을 웨이퍼의 양 측면에 분무하고, 건조시켜 적용시킨다. 물론, 당업계에서 적합한 것으로 공지되거나 이후 개발되는, 후막 Ag 층을 적용시키는 다른 방법, 예를 들어, 스크린 프린팅, 브러싱, 스핀 코팅, 디핑 또는 다른 동등한 공정이 사용될 수 있으며, 그 방법이 이것에 한정되는 것은 아니다.
이후, 후막 Ag 층으로 이루어진 제1전극층(12a, 13a)의 웨이퍼를 노(furnace)에서 구워(firing) 후막 Ag 물질(도 3b, 도 4b, 도 5a 내지 도 5e)을 웨이퍼로 이루어진 반도체 본체(11)에 결합시킨다. 각각의 측면 상의 구운 후막 Ag 층의 제1전극층(12a, 13a)은 약 25마이크로미터 두께가 바람직하지만, 10마이크로미터 내지 40마이크로미터범위의 두께도 가능하다.
노에서 꺼낸 직후, 제1전극층을 그 상부에 갖는 웨이퍼를 알루미늄 호일(foil)로 주의해서 싸고, 건조기에 놓는데, 이것은 약 20" Hg의 진공으로 감압하여 황산염, 기타 공중 오염물, 예를 들어, 먼지 입자가 후막 Ag 층의 표면상에 형성되는 것을 방지한다. 후막 Ag 층의 제1전극층(12a, 13a) 상의 상기 표면 오염물은 이후 적층되는 박막층의 낮은 접착 및 표면 결함을 야기할 수 있다. 따라서, 구운 후막 Ag 전극의 웨이퍼를 물리적 증기 증착(PVD)이라 불리우는 다음 공정 단계가 시작될 때까지 건조기에 저장한다.
상부에 제1전극층이 형성된 웨이퍼를 건조기로부터 꺼내고, 박막 금속을 양 측면에 적층시키는 PVD 장치에 넣는다. 임의의 PVD 공정 또는 당업계에서 박막 적층에 적합한 것으로 공지된 다른 공정도 사용할 수 있다. 예를 들어, 하기 금속 및 그의 각각의 두께를 하기 순서에 따라 PVD에 의하여 순차적으로 적용시킨다: Ti-0.15마이크로미터; Pt-0.5마이크로미터; Au-1.50마이크로미터. PVD 장치는 적층되는 각각의 층에 대해서 공칭 두께의 ±10% 까지 허용될 수 있다.
다음은 하기 순서에 따라 웨이퍼 위에 PVD 에 의하여 적층될 수 있는, 일반적으로 허용가능한 대체 금속 및 그에 대응하는 두께의 근사치의 목록이다:
제2전극층(12b, 13b)-Ti, V, Cr, Zr, Nb, Tc 또는 조합물 및 합금; 두께는 금속에 따라 0.05 내지 1.0 마이크로미터 및 바람직하게는 0.1 내지 0.3 마이크로미터.
제3전극층(12c, 13c)-Pt, Pd, Re, W, Ni, Mo 또는 조합물 및 합금; 두께는 금속에 따라 0.05 내지 2.0 마이크로미터 및 바람직하게는 0.3 내지 0.7마이크로미터.
선택 사항인 제4전극층(12d, 13d)-적합한 결합 금속; 두께는 금속 및 전기적 접점에 따라 0.3 내지 5.0 마이크로미터 및 바람직하게는 1.0 내지 3.0마이크로미터.
세라믹 물질의 가공을 유지하기 위하여 고안된 무부하(no-load) 장착 접합제(cement)를 사용하여 후막 Ag 층의 제1전극층(12a, 13a), 박막 Ti 층의 제2전극층(12b, 13b), Pt 층의 제3전극층(12c, 13c) 및 Au 층의 제4전극층(12d, 13d)이 있는 0.08mm 소결 두께의 웨이퍼를 쉬트(sheet) 형태로 4" × 4" 세라믹 타일상에 장착하였다.
본 발명에 따라 장착된 서미스터 쉬트는 (도 3a 내지 도 3c에 도시된 바와 같이) 서미스터 웨이퍼를 약 0.44mm × 0.44mm 의 정사각형 칩으로 다이싱하여 25℃에서 10,000옴의 저항치(R 값)를 갖는 서미스터(100) 소자를 제조하기 위하여 고안된 다이아몬드 톱날을 사용하여 다이싱하였다. 다이싱 톱 테이블의 공급 속도는 분당 약 40인치이다. 공급 속도는 더 느려질 수 있지만, 서미스터(100) 소자의 모서리 돌기를 최소화하기 위해서는 공급 속도가 더 빨라져서는 안된다.
당업계에서 적합한 것으로 공지되어 있는, 상기 전극층을 갖는 웨이퍼를 서미스터(100) 소자로 다이싱하는 다른 방법, 예를 들어, 레이져 다이싱 및 초음파 밀링 기술을 이용한 스탬핑(stamping)을 사용할 수 있으며, 그 방법이 이것에 한정되는 것은 아니다. 서미스터(100) 소자를 다른 형상, 예를 들어, 직사각형 또는 디스크로 제조할 수 있다. 소자 설계가 목적하는 최종 생성물에 따라 서미스터(100) 소자를 0.4mm 내지 2mm OD 또는 그 이상의 디스크 및 0.4mm 내지 2mm 또는 그 이상의 정사각형 및 직사각형 범위의 다른 크기로 제조할 수 있다.
물론, 상기한 점에 비추어 당업자에게 자명한 본 발명에 대한 변화, 변형 및 변경이 이루어질 수 있다. 예를 들어, 층을 통하여 전기적 전도성이 유지되는 한,부가적인 전도성 층이 웨이퍼와 제1전극층 사이, 제1전극층과 제2전극층 사이 등에 사용될 수 있다. 그러나, 상기 모든 변형은 본 발명의 사상 및 범위내에 포함되는 것이고, 다음의 특허청구범위에 의하여 제한되는 것은 아니다.
본 발명에 따른 서미스터는, 높은 정도의 납땜 리칭 저항을 갖고, 일반적으로 200℃ 내지 380℃의 온도에서 5초 내지 3분의 지속 시간동안 작동하는 납땜 공정을 견뎌낼 수 있는 전극을 갖는 비용이 저렴한 서미스터이다.

Claims (17)

  1. (a) 두 개의 양측 표면을 가진 반도체 본체;
    (b) 상기 반도체 본체의 상기 양측 표면의 외부에 적층되고, 전도성 금속을 포함하는 제1전극 물질로 형성되며, 두께가 5마이크로미터 이상인 제1전극층;
    (c) 상기 제1전극층의 외부에 적층되고, 반응성 금속을 포함하는 제2전극 물질로 형성되며, 두께가 5마이크로미터 이하인 제2전극층;
    (d) 상기 제2전극층의 외부에 적층되고, 배리어 금속을 포함하는 제3전극 물질로 형성되며, 두께가 5마이크로미터 이하인 제3전극층; 및;
    (e) 선택 사항으로서, 상기 제3전극층의 외부에 적층되고, 제4전극 물질로 형성되며, 두께가 5마이크로미터 이하인 제4전극층
    을 포함하는 것을 특징으로 하는 서미스터.
  2. 제 1 항에 있어서, 상기 반도체 본체는 하나 이상의 금속 산화물을 포함하는 세라믹 물질로 형성되는 것을 특징으로 하는 서미스터.
  3. 제 1 항에 있어서, 상기 제1전극층의 두께가 10 내지 40 마이크로미터인 것을 특징으로 하는 서미스터.
  4. 제 3 항에 있어서, 상기 제1전극층의 두께가 25마이크로미터인 것을 특징으로 하는 서미스터.
  5. 제 1 항에 있어서, 제1전극 물질의 전도성 물질이 Ag, Pt, Pd, Au 및 이들의 조합물 및 합금으로 구성된 군으로부터 선택되는 것을 특징으로 하는 서미스터.
  6. 제 5 항에 있어서, 제1전극 물질이 유리 프릿 또는 프릿없는 바인더와 함께 Ag를 포함하는 것을 특징으로 하는 서미스터.
  7. 제 1 항에 있어서, 제2전극 물질의 반응성 금속이 Ti, V, Cr, Zr, Nb, Tc 및 이들의 조합물 및 합금으로 구성된 군으로부터 선택되는 것을 특징으로 하는 서미스터.
  8. 제 1 항에 있어서, 제3전극 물질의 배리어 금속이 Pt, Pd, Re, W, Ni, Mo 및 이들의 조합물 및 합금으로 구성된 군으로부터 선택되는 것을 특징으로 하는 서미스터.
  9. 제 1 항에 있어서, 선택 사항인 제4전극층의 전극 물질이 사용되는 경우, 상기 제4전극층의 전극 물질이 여기에 부착될 전기적 접점 금속에 적합한 금속을 포함하는 것을 특징으로 하는 서미스터.
  10. (a) 두 개의 양측 표면을 가지며, 하나 이상의 금속 산화물을 포함하는 세라믹 물질로 형성된 반도체 본체;
    (b) 상기 반도체 본체의 상기 양측 표면의 일부분 이상에 적층되고, Ag를 포함하며, 두께가 10 내지 40 마이크로미터인 제1전극층;
    (c) 상기 제1전극층 위에 적층되고, Ti를 포함하며, 두께가 0.05 내지 1.0 마이크로미터인 제2전극층;
    (d) 상기 제2전극층 위에 적층되고, Pt를 포함하며, 두께가 0.1 내지 1.0 마이크로미터인 제3전극층;
    (e) 상기 제3전극층 위에 적층되고, Au를 포함하며, 두께가 1.0 내지 3.0 마이크로미터인 제4전극층
    을 포함하는 것을 특징으로 하는 서미스터.
  11. (a) 양 측면을 갖는 반도체 본체를 제조하는 단계;
    (b) 전도성 금속을 포함하고, 두께가 10 내지 40 마이크로미터인 제1전극층을 상기 반도체 본체의 상기 양 측면 각각의 일부분 이상에 적층하는 단계;
    (c) 반응성 금속을 포함하고, 두께가 0.05 내지 1.0 마이크로미터인 제2전극층을 상기 제1전극층 위에 적층하는 단계;
    (d) 배리어 금속을 포함하고, 두께가 0.05 내지 2.0 마이크로미터인 제3전극층을 상기 제2전극층 위에 적층하는 단계;
    (e) 선택 사항으로서, 두께가 0.3 내지 5.0 마이크로미터인 제4전극층을 상기 제3전극층 위에 적층하는 단계
    를 포함하는 것을 특징으로 하는 서미스터 제조 방법.
  12. 제 11 항에 있어서, 상기 양 측면 각각에 있는 외부 전극층에 전기적 접점을 부착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서, 상기 전기적 접점을 납땜, 용접, 전도성 접착제 또는 와이어 연결에 의하여 외부 전극층에 부착하는 것을 특징으로 하는 방법.
  14. 제 11 항에 있어서, 분무, 스크린-프린팅, 브러싱(brushing) 또는 스핀 코팅으로 구성되는 군으로부터 선택되는 방법에 의하여 제1전극층을 반도체 본체 위에 적층하는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서, 제1전극층이 분무에 의하여 적층되는 것을 특징으로 하는 방법.
  16. 제 11 항에 있어서, 증기 증착 또는 도금에 의하여 제2전극층, 제3전극층 및 선택 사항인 제4전극층을 적층하는 것을 특징으로 하는 방법.
  17. 제 11 항에 있어서, 부착되는 전기적 접점의 조성물에 기초하여 외부 층을선택하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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