KR20020058485A - 반도체 소자의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000000034 method Methods 0.000 title claims abstract description 13
- 239000002184 metal Substances 0.000 claims abstract description 42
- 230000002093 peripheral effect Effects 0.000 claims abstract description 30
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 230000004888 barrier function Effects 0.000 claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- 239000003990 capacitor Substances 0.000 claims abstract description 8
- 239000011229 interlayer Substances 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 239000010410 layer Substances 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 셀영역과 주변영역을 동시에 노출시키는 금속배선 콘택 식각으로 인해 발생되는 반도체기판의 손실을 방지하도록 한 반도체 소자의 제조 방법에 관한 것으로, 셀영역과 주변영역이 정의된 반도체기판상에 트랜지스터, 캐패시터를 순차적으로 형성하는 단계, 상기 반도체 기판의 전면에 층간절연막을 형성하는 단계, 제 1 콘택 마스크를 이용하여 상기 층간절연막을 식각하여 상기 주변영역 트랜지스터의 소정 부분이 노출되는 금속배선용 제 1 콘택홀을 형성하는 단계, 제 2 콘택마스크를 이용하여 상기 층간절연막을 식각하여 셀영역의 소정 부분이 노출되는 금속배선용 제 2 콘택홀을 형성하는 단계, 상기 제 1,2 콘택홀을 포함한 전면에 배리어메탈을 형성하는 단계, 및 상기 배리어메탈상에 금속배선용 금속막을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 주변영역의 PMOS 트랜지스터의 특성을 개선시키도록 한 반도체 소자의 제조 방법에 관한 것이다.
통상적으로 반도체 소자 제조시, 셀영역과 주변영역이 정의된 반도체 기판상에 워드라인을 형성한 후, 이온주입 공정을 진행하여 소스/드레인 접합을 형성한다. 계속해서, 셀영역 상부에 하부전극/유전막/상부전극으로 이루어진 캐패시터를 형성한 후, 전면에 층간절연막을 형성하고 콘택마스크를 이용하여 층간절연막을 식각하여 상부전극과 주변영역의 소스/드레인 접합이 노출되는 금속배선용 콘택홀을 형성한다. 계속해서, 콘택홀에 배리어메탈, 금속배선을 형성한 후, 금속배선과 배리어메탈을 선택적으로 식각하여 캐패시터의 상부전극 및 주변영역의 소스/드레인 접합에 접속되는 금속배선을 형성한다.
그러나, 상술한 종래기술에서는 금속배선용 콘택홀을 형성하는 과정, 특히, 금속배선용 콘택홀의 깊이가 깊어짐에 따라 셀영역과 주변영역을 동시에 노출시키는 콘택 식각시, 주변영역의 반도체기판의 손실이 커지고, 주변영역의 과도 식각과정에서 셀영역의 하부층이 관통되는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 금속배선 콘택 식각시 셀영역과 주변영역을 동시에 식각함에 따른 반도체기판의 손실을 방지하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 필드산화막
13 : 워드라인 14 : 소스/드레인 접합
15 : 폴리실리콘 플러그 16 : 비트라인
17 : 스토리지노드 콘택 플러그 18a : 하부전극
18b : 유전막 18c : 상부전극
18d : 플레이트 19a, 19b, 19c : 층간절연막
20 : 산화막 21 : 제 1 콘택마스크
22 : 제 1 콘택홀 23 : 제 2 콘택마스크
24 : 제 2 콘택홀 25 : 배리어 메탈
26 : 금속배선
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 셀영역과 주변영역이 정의된 반도체기판상에 트랜지스터, 캐패시터를 순차적으로 형성하는 단계, 상기 반도체 기판의 전면에 층간절연막을 형성하는 단계, 제 1 콘택 마스크를 이용하여 상기 층간절연막을 식각하여 상기 주변영역 트랜지스터의 소정 부분이 노출되는 금속배선용 제 1 콘택홀을 형성하는 단계, 제 2 콘택마스크를 이용하여 상기 층간절연막을 식각하여 셀영역의 소정 부분이 노출되는 금속배선용 제 2 콘택홀을 형성하는 단계, 상기 제 1,2 콘택홀을 포함한 전면에 배리어메탈을 형성하는 단계, 및 상기 배리어메탈상에 금속배선용 금속막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체기판(11)에 소자간 격리를 위한 필드산화막(12)을 형성한 후, 반도체기판(11)상에 다수의 워드라인(13)을 형성한다. 불순물 이온주입을 실시하여 반도체기판(11)에 소스/드레인 접합(14)을 형성하고, 워드라인(13) 사이에 매립되어 소스/드레인접합(14)에 접속되는 다수의 폴리실리콘플러그(15)를 형성한다.
계속해서, 폴리실리콘플러그(15) 중 어느 하나에 접속되는 비트라인(16)을 형성하고, 비트라인(16) 상부에 폴리실리콘 플러그(15) 중 다른 하나의 폴리실리콘플러그(15)에 접속되는 스토리지노드 콘택플러그(17)를 형성하고, 스토리지노드 콘택플러그(17)에 접속되는 하부전극/유전막/상부전극(18a, 18b, 18c)의 적층 구조로 이루어지는 캐패시터를 형성한다.
여기서, 미설명 도면부호 19a,19b,19c는 층간절연막, 13a는 스페이서이며, 캐패시터는 트렌치(Trench) 구조이다.
이와 같이 셀영역에 트랜지스터 및 캐패시터를 형성한 후, 후속 공정으로 셀영역과 주변영역의 금속배선을 위한 콘택 식각을 실시한다.
먼저, 상부전극(18c)을 서로 접속시키는 플레이트(18d)를 형성한 후, 전면에 제 1 산화막(20)을 형성한 다음, 에치백이나 화학적기계적연마를 통해 제 1 산화막(20)을 평탄화한다.
도 1b에 도시된 바와 같이, 제 1 산화막(20)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 금속배선용 제 1 콘택마스크(21)를 형성한다.
계속해서, 제 1 콘택마스크(21)을 이용하여 주변영역의 소스/드레인 접합(14)의 소정부분을 노출시키는 제 1 콘택홀(22)을 형성한다.
도 1c에 도시된 바와 같이, 제 1 콘택마스크(21)을 제거한 후, 전면에 감광막을 도포하고 노광 및 현상으로 패터하여 금속배선용 제 2 콘택마스크(23)을 형성한다. 제 2 콘택마스크(23)을 이용하여 제 1 산화막(20)을 식각하여 플레이트(18d)의 소정 표면이 노출되는 제 2 콘택홀(24)을 형성한다.
이와 같이, 한 번의 콘택마스크로 셀영역과 주변영역을 동시에 노출시키는 통상의 기술과는 다르게, 각각 제 1 콘택마스크(21) 및 제 2 콘택마스크(23)를 이용하여 주변영역의 소스/드레인 접합을 노출시키는 제 1 콘택홀(22)과 셀영역을 노출시키는 제 2 콘택홀(24)을 형성하므로, 과도식각으로 인한 주변영역의 반도체기판(11)의 손실을 방지하고 주변영역의 식각 과정에서 셀영역의 플레이트(18d)가 관통되는 현상을 방지할 수 있다.
도 1d에 도시된 바와 같이, 제 2 콘택마스크(23)을 제거하고, 노출된 제 1,2 콘택홀을 포함한 전면에 배리어메탈(25)을 증착한 다음, 배리어메탈(25)을 화학적기계적연마나 에치백하여 콘택홀에만 잔류시키고 전면에 금속배선용 금속막을 증착한 후, 선택적으로 패터닝하여 배리어메탈(25)상에 금속배선(26)을 형성한다.
본 발명이 실시예에서는 주변영역의 소스/드레인 접합을 노출시키는 금속배선용 콘택홀 형성에 대해서만 설명하였지만, 주변 영역의 다른 부분, 예컨대, 워드라인, 비트라인, 폴리실리콘 플러그 중 어느 하나 또는 이들 모두를 노출시키는 금속배선용 콘택홀 형성시에도 적용할 수 있다.
또한, 본 발명의 실시예에서는 제 1 콘택마스크를 이용하여 주변영역을 먼저 식각한 후 제 2 콘택마스크를 이용하여 셀영역을 식각하였으나, 반대로 제 1 콘택마스크를 이용하여 셀영역을 먼저 식각하고, 제 2 콘택마스크를 이용하여 주변영역을 식각하여 동일한 효과를 구현할 수 있다. 이 때, 주변영역의 다른 부분을 노출시키는 콘택홀 형성시에도 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 반도체 소자의 제조 방법은 셀영역과 주변영역의 금속배선용 콘택식각을 두 번에 걸쳐 실시하므로 반도체 기판 및 셀영역 하부층의 손실을 방지할 수 있는 효과가 있다.
Claims (5)
- 반도체 소자의 제조 방법에 있어서,셀영역과 주변영역이 정의된 반도체기판상에 트랜지스터, 캐패시터를 순차적으로 형성하는 단계;상기 반도체 기판의 전면에 층간절연막을 형성하는 단계;제 1 콘택 마스크를 이용하여 상기 층간절연막을 식각하여 상기 주변영역 트랜지스터의 소정 부분이 노출되는 금속배선용 제 1 콘택홀을 형성하는 단계;제 2 콘택마스크를 이용하여 상기 층간절연막을 식각하여 셀영역의 소정 부분이 노출되는 금속배선용 제 2 콘택홀을 형성하는 단계;상기 제 1,2 콘택홀을 포함한 전면에 배리어메탈을 형성하는 단계; 및상기 배리어메탈상에 금속배선용 금속막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 주변영역의 노출되는 소정 부분은 소스/드레인, 비트라인, 워드라인, 폴리실리콘 플러그 중 어느 하나이거나 이들 모두인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,제 1 항에 있어서,상기 제 1 콘택마스크를 이용하여 상기 셀영역을 먼저 식각하고, 상기 제 2 콘택마스크를 이용하여 상기 주변영역을 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 배리어메탈은 Ti/TiN의 적층막을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속배선 형성전에,상기 배리어메탈상에 금속플러그를 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000086592A KR20020058485A (ko) | 2000-12-30 | 2000-12-30 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000086592A KR20020058485A (ko) | 2000-12-30 | 2000-12-30 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020058485A true KR20020058485A (ko) | 2002-07-12 |
Family
ID=27689582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000086592A KR20020058485A (ko) | 2000-12-30 | 2000-12-30 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020058485A (ko) |
-
2000
- 2000-12-30 KR KR1020000086592A patent/KR20020058485A/ko not_active Application Discontinuation
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