KR20020054644A - Manufacturing method for semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 절연막 제조방법에 관한 것으로, 보다 상세하게 하나의 칩(chip) 내에 고속소자, 저전력소자 및 입출력소자를 형성하는 공정에서 각각 다른 두께를 갖는 게이트절연막을 형성하여 소자의 동작 특성 및 전기적 특성을향상시키는 반도체소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing an insulating film for a semiconductor device, and more particularly, to form a gate insulating film having a different thickness in a process of forming a high speed device, a low power device, and an input / output device in one chip, thereby operating characteristics of the device. And a method for manufacturing a semiconductor device for improving electrical characteristics.
일반적으로 MOSFET 의 게이트 절연막은 반도체기판과 게이트 전극을 중계하는 역할로서 반도체기판 및 상기 게이트 전극의 사이에 위치하며, 상기 게이트 절연막은 게이트 전극으로 주로 사용되는 다결정실리콘층과의 계면 상태가 가장 양호한 산화막(SiO2)을 주로 사용한다.In general, a gate insulating film of a MOSFET serves as a relay between a semiconductor substrate and a gate electrode, and is positioned between the semiconductor substrate and the gate electrode, and the gate insulating film has an oxide film having a best interface state with a polysilicon layer mainly used as a gate electrode. (SiO 2 ) is mainly used.
게이트 절연막은 웰과 소자분리절연막을 형성한 후, 산화과정을 통해서 형성하므로 게이트 절연막의 두께는 웨이퍼 전면에서 균일하다. 하지만 MOSFET 소자에서 가장 큰 전기장이 걸리는 부분은 게이트 전극의 가장자리 부분이므로 균일한 두께의 게이트 절연막이 형성되어 있는 경우 게이트 전극의 가장자리 부분에 있는 게이트 절연막에서 누설전류가 많이 발생하거나 게이트 절연막이 깨지는 현상이 나타나서 제품의 신뢰성을 떨어뜨린다.Since the gate insulating film is formed through the oxidation process after forming the well and the device isolation insulating film, the thickness of the gate insulating film is uniform on the entire surface of the wafer. However, since the largest electric field in the MOSFET device is the edge of the gate electrode, when a gate insulating film having a uniform thickness is formed, a large amount of leakage current occurs in the gate insulating film at the edge of the gate electrode, or the gate insulating film is broken. Appear, reducing the reliability of the product.
따라서, 최근에 게이트 전극의 가장자리 부분의 게이트 절연막을 중심부보다 두껍게 하는 연구가 많이 이루어지고 있다. 이의 대표적인 예가 마스크 작업과 식각작업을 통해서 게이트 전극을 형성한 후, 산화공정을 통해 게이트 전극의 가장자리 부분의 다결정실리콘층을 산화물로 바꾸어 주는 것이다.Therefore, in recent years, many studies have been made to make the gate insulating film at the edge portion of the gate electrode thicker than the central portion. A representative example of this is to form a gate electrode through a mask operation and an etching operation, and then convert the polysilicon layer at the edge of the gate electrode into an oxide through an oxidation process.
도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 제조방법을 도시하는 공정 단면도로서, 하나의 칩 내에 고속소자영역(Ⅰ), 저전력소자영역(Ⅱ) 및 입출력소자영역(Ⅲ)이 형성되는 것을 도시한다.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art, in which a high speed device region I, a low power device region II, and an input / output device region III are formed in one chip. Illustrated.
먼저, 반도체기판(11)에 활성영역을 정의하는 소자분리절연막(12)을 형성한다.First, an isolation layer 12 is formed on the semiconductor substrate 11 to define an active region.
다음, 상기 반도체기판(11) 상부에 제1게이트절연막(13)을 형성한다. 이때, 상기 제1게이트절연막(13)은 동작전압이 가장 높은 입출력소자를 형성하기 위해 가장 두껍게 형성한다. (도 1a 참조)Next, a first gate insulating layer 13 is formed on the semiconductor substrate 11. In this case, the first gate insulating layer 13 is formed thickest to form an input / output device having the highest operating voltage. (See Figure 1A)
그 다음, 상기 제1게이트절연막(13) 상부에 상기 고속소자영역(Ⅰ)을 노출시키는 제1감광막패턴(14)을 형성한다.Next, a first photoresist layer pattern 14 exposing the high speed device region I is formed on the first gate insulating layer 13.
다음, 상기 제1감광막패턴(14)을 이온주입마스크로 사용하여 상기 고속소자영역(Ⅰ)에 질소(N)를 이온주입시킨다. 이때, 상기 고속소자영역 Ⅰ)에 두께가 가장 얇고 동작 전압이 가장 낮은 고속소자용 게이트절연막을 형성하기 위하여 산화공정 전에 선택적으로 질소를 이온주입시킨다. (도 1b 참조)Next, nitrogen (N) is implanted into the high-speed device region I using the first photoresist pattern 14 as an ion implantation mask. At this time, nitrogen is selectively implanted into the high-speed device region I) before the oxidation process to form a gate insulating film for a high-speed device having the smallest thickness and the lowest operating voltage. (See FIG. 1B)
그 다음, 상기 제1감광막패턴(14)을 제거한다. (도 1c 참조)Next, the first photoresist pattern 14 is removed. (See Figure 1C)
다음, 전체표면 상부에 상기 입출력소자영역(Ⅲ)을 보호하는 제2감광막패턴(15)을 형성한다.Next, a second photosensitive film pattern 15 is formed on the entire surface to protect the input / output device region III.
그 다음, 상기 제2감광막패턴(15)을 식각마스크로상기 제1게이트절연막(13)을 식각하여 상기 고속소자(Ⅰ)와 저전력소자영역(Ⅱ)을 노출시키는 제1게이트절연막(13)패턴을 형성한다. (도 1d 참조)Subsequently, the first gate insulating film 13 is etched using the second photoresist film pattern 15 as an etch mask to expose the high speed device I and the low power device region II. To form. (See FIG. 1D)
다음, 상기 제2감광막패턴(15)을 제거한다.Next, the second photoresist layer pattern 15 is removed.
그 다음, 상기 노출되는 고속소자영역(Ⅰ)과 저전력소자영역(Ⅱ) 상에 제2게이트절연막(16)을 형성한다. 이때, 고속소자영역(Ⅰ)에는 미리 질소가 이온주입되어 있기 때문에 상기 제2게이트절연막(16)의 성장 속도를 억제하여저전력소자영역(Ⅱ)보다 제2게이트절연막(16)이 얇게 형성된다.Next, a second gate insulating film 16 is formed on the exposed high speed device region I and the low power device region II. At this time, since the ion is implanted into the high-speed device region I in advance, the growth rate of the second gate insulating film 16 is suppressed, so that the second gate insulating film 16 is formed thinner than the low-power device region II.
다음, 상기 구조를 NO 가스를 이용하여 어닐링처리하여 상기 제1게이트절연막(16) 및 제1게이트절연막(13)패턴을 질화시킨다. 상기 어닐링처리 공정은 PMOS 트랜지스터의 보론 투과를 방지하기 위하여 실시된다. (도 1e 참조)The structure is then annealed using NO gas to nitride the first gate insulating film 16 and the first gate insulating film 13 pattern. The annealing process is performed to prevent boron transmission of the PMOS transistor. (See Figure 1E)
그 다음, 전체표면 상부에 다결정실리콘층을 형성하고, 게이트전극 마스크를 식각마스크로 상기 다결정실리콘층을 식각하여 게이트전극(17)을 형성한다.Next, a polysilicon layer is formed over the entire surface, and the polysilicon layer is etched using a gate electrode mask as an etch mask to form a gate electrode 17.
그 후, 상기 게이트전극(17) 측벽에 절연막 스페이서(18)를 형성한다. (도 1f 참조)Thereafter, an insulating film spacer 18 is formed on the sidewall of the gate electrode 17. (See Figure 1f)
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 질소를 이온주입하는 공정에 의해 채널영역의 전자 이동성을 감소시켜 구동전류를 저하시키는 동시에 반도체기판의 표면을 손상시키고, 게이트절연막의 두께가 24Å 이하로 형성되는 경우 게이트 도통 전류(gate tunneling current)가 증가하여 저전력소자의 게이트전극에서 누설전류가 발생하는 문제점이 있다. 또한, 게이트절연막 형성 후 NO가스를 이용하는 어닐링공정에 의해 산화막을 질화시키는데 공정 시간이 길고 복잡하다는 문제점이 있다.As described above, the semiconductor device manufacturing method according to the related art reduces the electron mobility of the channel region by the process of ion implantation of nitrogen, thereby lowering the driving current and damaging the surface of the semiconductor substrate. When formed below, there is a problem in that a gate tunneling current is increased to cause a leakage current in the gate electrode of the low power device. Further, there is a problem that the process time is long and complicated to nitride the oxide film by an annealing process using NO gas after formation of the gate insulating film.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트절연막의 성장률을 증가시키기 위하여 불소이온의 특성을 이용하여 저전력소자가 형성되는 영역에만 선택적으로 불소이온을 주입하여 게이트절연막을 두껍게 형성하고, PMOS에서 보론의 투과를 방지하고 누설전류 특성이 우수한 N2O가스를 산화가스로 사용하여 질화산화막을 형성하여 게이트절연막으로 사용함으로써 각각의 소자에 적합한 게이트절연막을 형성할 수 있으며, 공정을 단순하게 하는 동시에 소자의 특성 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.In order to solve the above problems of the prior art, in order to increase the growth rate of the gate insulating film, the gate insulating film is thickly formed by selectively implanting fluorine ions only in the region where the low power device is formed by using the characteristics of the fluorine ion, In order to form a gate insulating film suitable for each device by forming a nitride oxide film by using N 2 O gas which prevents boron permeation and excellent leakage current characteristics as an oxidizing gas in PMOS, it is possible to simplify the process. At the same time, an object of the present invention is to provide a method for manufacturing a semiconductor device that improves the characteristics and reliability of the device.
도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 제조방법을 도시하는 공정 단면도.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 2a 내지 도 2f 는 본 발명에 따른 반도체소자의 제조방법을 도시하는 공정 단면도.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
11, 21 : 반도체기판 12, 22 : 소자분리절연막11, 21: semiconductor substrate 12, 22: device isolation insulating film
13, 23 : 제1게이트절연막 14, 24 : 제1감광막패턴13, 23: first gate insulating film 14, 24: first photoresist film pattern
15, 25 : 제2감광막패턴 16, 26 : 제2게이트절연막15, 25: second photosensitive film pattern 16, 26: second gate insulating film
17, 28 : 게이트전극 18, 29 : 절연막 스페이서17, 28: gate electrode 18, 29: insulating film spacer
27 : 다결정실리콘층27: polysilicon layer
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,Method for manufacturing a semiconductor device according to the present invention for achieving the above object,
고속소자영역, 저전력소자영역 및 입출력소자영역으로 구성되는 반도체기판 상부에 입출력소자용 제1게이트절연막을 형성하는 공정과,Forming a first gate insulating film for input / output devices on the semiconductor substrate including the high speed device region, the low power device region, and the input / output device region;
상기 제1게이트절연막 상부에 상기 저전력소자영역을 노출시키는 제1감광막패턴을 형성하는 공정과,Forming a first photoresist film pattern exposing the low power device region on the first gate insulating film;
상기 제1감광막패턴을 이온주입마스크로 사용하여 상기 저전력소자영역에 불소를 이온주입하는 공정과,Implanting fluorine into the low power device region using the first photoresist pattern as an ion implantation mask;
상기 제1감광막패턴을 제거하는 공정과,Removing the first photoresist pattern;
상기 제1게이트절연막 상부에 상기 저전력소자영역 및 고속소자영역을 노출시키는 제2감광막패턴을 형성하는 공정과,Forming a second photoresist layer pattern on the first gate insulating layer to expose the low power device region and the high speed device region;
상기 제2감광막패턴을 식각마스크로 상기 제1게이트절연막을 식각하여 상기 저전력소자영역 및 고속소자영역으로 되는 반도체기판을 노출시키는 공정과,Etching the first gate insulating layer using the second photoresist pattern as an etch mask to expose a semiconductor substrate to be the low power device region and the high speed device region;
상기 제2감광막패턴을 제거하는 공정과,Removing the second photoresist pattern;
상기 노출된 반도체기판 상부에 제2게이트절연막을 형성하되, 상기 제2게이트절연막은 상기 고속소자영역보다 저전력소자영역 상에서 소정 두께 두껍게 형성시키는 공정과,Forming a second gate insulating film on the exposed semiconductor substrate, wherein the second gate insulating film is formed to have a predetermined thickness thicker on the low power device region than the high speed device region;
상기 고속소자영역, 저전력소자영역 및 입출력소자영역 상에 각각 게이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.And forming a gate electrode on the high speed device region, the low power device region, and the input / output device region, respectively.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2a 내지 도 2f 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도로서, 한 칩 내에 고속소자영역(Ⅰ), 저전력소자영역(Ⅱ) 및 입출력소자영역(Ⅲ)이 동시에 형성되는 것을 도시한다.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention, in which a high speed device region I, a low power device region II, and an input / output device region III are simultaneously formed in one chip. Illustrated.
먼저, 반도체기판(21)에 활성영역을 정의하는 소자분리절연막(22)을 형성한다.First, a device isolation insulating film 22 defining an active region is formed on the semiconductor substrate 21.
다음, 상기 반도체기판(21) 상부에 입출력소자용 제1게이트절연막(23)을 형성한다. 이때, 상기 제1게이트절연막(23)은 동작전압이 가장 높은 입출력소자용으로 사용되기 때문에 두께가 가장 두껍다. 또한, 상기 제1게이트절연막(23)은 열산화막으로 형성된다. (도 2a 참조)Next, a first gate insulating film 23 for input / output devices is formed on the semiconductor substrate 21. At this time, the first gate insulating film 23 is the thickest because it is used for the input-output device having the highest operating voltage. In addition, the first gate insulating film 23 is formed of a thermal oxide film. (See Figure 2A)
그 다음, 상기 제1게이트절연막(23) 상부에 상기 저전력소자영역(Ⅱ)을 노출시키는 제1감광막패턴(24)을 형성한다.Next, a first photoresist layer pattern 24 exposing the low power device region II is formed on the first gate insulating layer 23.
다음, 상기 제1감광막패턴(24)을 이온주입마스크로 사용하여 상기 저전력소자영역(Ⅱ)에 불소를 이온주입시킨다. 이때, 상기 이온주입공정은 후속공정에서 산화막을 형성하는 공정 시 산화막의 성장률을 증가시키기 위하여 실시하는 것으로, 아르곤을 대신해서 사용할 수도 있다. (도 2b 참조)Next, fluorine is implanted into the low power device region (II) using the first photoresist pattern 24 as an ion implantation mask. In this case, the ion implantation step is performed to increase the growth rate of the oxide film during the step of forming the oxide film in a subsequent step, it may be used in place of argon. (See Figure 2b)
그 다음, 상기 제1감광막패턴(24)을 제거한다.Next, the first photoresist pattern 24 is removed.
다음, 상기 제1게이트절연막(23) 상부에 상기 고속소자영역(Ⅰ)과 저전력소자영역(Ⅱ)을 노출시키는 제2감광막패턴(25)을 형성한다. (도 2c 참조)Next, a second photoresist layer pattern 25 exposing the high speed device region I and the low power device region II is formed on the first gate insulating film 23. (See Figure 2c)
그 다음, 상기 제2감광막패턴(25)을 식각마스크로 상기 제1게이트절연막(23)을 식각하여 반도체기판(21)을 노출시킨다.Next, the first gate insulating layer 23 is etched using the second photoresist layer pattern 25 as an etch mask to expose the semiconductor substrate 21.
다음, 상기 제2감광막패턴(25)을 제거한다.Next, the second photoresist layer pattern 25 is removed.
그 다음, 전체표면 상부에 제2게이트절연막(26)을 형성한다. 이때, 상기 제2게이트절연막(26)은 N2O가스를 산화가스로 이용하여 형성된 질화산화막으로 3가 질소산화막으로, 상기 고속소자영역(Ⅰ)보다 저전력소자영역(Ⅱ) 상에서 더 두껍게 형성된다. 여기서, 상기 고속소자영역(Ⅰ), 저전력소자영역(Ⅱ) 및 입출력소자영역(Ⅲ)에 형성된 게이트절연막의 두께는 고속소자영역(Ⅰ)에서 가장 얇게 형성되고, 입출력소자영역(Ⅲ)에서 가장 두껍게 형성된다.Next, a second gate insulating film 26 is formed over the entire surface. At this time, the second gate insulating film 26 is a nitride oxide film formed by using N 2 O gas as an oxidizing gas, and is a trivalent nitrogen oxide film, which is formed thicker on the low power device region (II) than the high speed device region (I). . The thickness of the gate insulating film formed in the high speed device region (I), the low power device region (II), and the input / output device region (III) is the thinnest in the high speed device region (I) and the thinnest in the input / output device region (III). It is formed thick.
상기 제2게이트절연막(26)을 N2O가스를 산화가스로 이용하여 형성함으로써 후속 게이트절연막을 질화시키기 위한 어닐링공정을 생략할 수 있다. (도 2d 참조)The annealing process for nitriding the subsequent gate insulating film can be omitted by forming the second gate insulating film 26 using N 2 O gas as the oxidizing gas. (See FIG. 2D)
다음, 전체표면 상부에 다결정실리콘층(27)을 형성한다.Next, a polysilicon layer 27 is formed on the entire surface.
그 다음, 상기 구조를 급속열처리공정을 실시하여 상기 이온주입공정에 의해 발생되는 TED(transient enhancement diffusion)의 영향을 감소시킨다. (도 2e 참조)The structure is then subjected to a rapid heat treatment process to reduce the effect of transient enhancement diffusion (TED) generated by the ion implantation process. (See Figure 2E)
그 다음, 게이트전극용 마스크를 식각마스크로 상기 다결정실리콘층(27)을식각하여 게이트전극(28)을 형성한 후, 상기 게이트전극(28) 측벽에 절연막 스페이서(29)를 형성한다. (도 2f 참조)Next, the polysilicon layer 27 is etched using a mask for a gate electrode to form a gate electrode 28, and then an insulating layer spacer 29 is formed on the sidewall of the gate electrode 28. (See Figure 2f)
상기 반도체소자의 제조방법에서 5keV의 이온주입에너지로 5.0×1014의 불소를 이온주입하는 경우, 제2게이트절연막이 성장률이 15% 증가하였다.In the method of manufacturing the semiconductor device, when the ion implantation of 5.0 × 10 14 fluorine was carried out with ion implantation energy of 5 keV, the growth rate of the second gate insulating film was increased by 15%.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 한 칩 내에 고속소자, 저전력소자 및 입출력소자를 동시에 형성하는 경우, 각각 소자에 특성에 적합한 게이트절연막을 형성하기 위하여 상기 저전력소자가 형성되는 영역에 불소를 이온주입하고, N2O가스를 산화가스로 사용하여 형성되는 질화산화막을 게이트절연막으로 형성하고, 그로 인해 TED의 영향을 감소시켜 채널영역의 전자 이동성이 저하되는 것없이 구동 전류의 안정성을 확보할 수 있으며, PMOS에서 채널영역으로의 보론 침투를 방지하기 위한 어닐링공정을 생략하여 공정을 단순하게 할 수 있고, 가장 얇은 두께의 게이트절연막이 형성되는 고속소자영역에 별도의 이온주입공정없이 게이트절연막을 형성할 수 있으므로 소자의 전기적 특성 및 동작 특성을 향상시키는 이점이 있다.As described above, in the method of manufacturing the semiconductor device according to the present invention, when the high speed device, the low power device, and the input / output device are simultaneously formed in one chip, the low power device is formed so as to form a gate insulating film suitable for each device. Ion implantation of fluorine in the region to be formed, and a nitride oxide film formed by using N 2 O gas as the oxidizing gas is formed as a gate insulating film, thereby reducing the influence of TED and driving current without deteriorating the electron mobility of the channel region. Stability can be ensured, and the annealing process can be omitted to prevent boron penetration from the PMOS to the channel region, and the process can be simplified, and separate ion implantation is performed in the high-speed device region in which the thinnest gate insulating film is formed. The gate insulating film can be formed without a process, thereby improving the electrical and operating characteristics of the device. There is.
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| KR100864931B1 (en) * | 2007-06-19 | 2008-10-22 | 주식회사 동부하이텍 | Method of forming a gate oxide in semiconductor device |
| KR100888201B1 (en) * | 2002-12-30 | 2009-03-12 | 주식회사 하이닉스반도체 | Method of forming multiple gate oxide |
| KR100891248B1 (en) * | 2002-12-27 | 2009-04-01 | 주식회사 하이닉스반도체 | Method for forming triple gate oxide film |
-
2000
- 2000-12-28 KR KR10-2000-0083807A patent/KR100390237B1/en active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100891248B1 (en) * | 2002-12-27 | 2009-04-01 | 주식회사 하이닉스반도체 | Method for forming triple gate oxide film |
| KR100888201B1 (en) * | 2002-12-30 | 2009-03-12 | 주식회사 하이닉스반도체 | Method of forming multiple gate oxide |
| KR100864931B1 (en) * | 2007-06-19 | 2008-10-22 | 주식회사 동부하이텍 | Method of forming a gate oxide in semiconductor device |
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