KR20020054625A - Method for manufacturing cmos - Google Patents

Method for manufacturing cmos Download PDF

Info

Publication number
KR20020054625A
KR20020054625A KR1020000083786A KR20000083786A KR20020054625A KR 20020054625 A KR20020054625 A KR 20020054625A KR 1020000083786 A KR1020000083786 A KR 1020000083786A KR 20000083786 A KR20000083786 A KR 20000083786A KR 20020054625 A KR20020054625 A KR 20020054625A
Authority
KR
South Korea
Prior art keywords
type well
gate electrode
type
film
conductive layer
Prior art date
Application number
KR1020000083786A
Other languages
Korean (ko)
Inventor
최정훈
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000083786A priority Critical patent/KR20020054625A/en
Publication of KR20020054625A publication Critical patent/KR20020054625A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Abstract

PURPOSE: A fabrication method of CMOS(Complementary Metal Oxide Semiconductor) is provided to improve a yield and a characteristic by reducing a resistance of a gate electrode of a PMOS(P-channel Metal Oxide Semiconductor). CONSTITUTION: After sequentially forming a first insulating layer(35a) and a conductive layer(36a) on a substrate(31), P ions are implanted on a p-type well(32) and Ar ions are implanted on an n-type well(33). Then, gate electrodes are respectively formed on the p-type well(32) and the n-type well(33) by selectively etching the first insulating layer(35a) and the conductive layer(36a). At this time, the etching rates of the conductive layer regions of the p-type and n-type well(32,33) are same, thereby increasing a surface of a following silicide layer on the gate electrode of the n-type well(33), so that the gate resistance is reduced.

Description

시모스의 제조 방법{Method for manufacturing CMOS}Method for manufacturing CMOS

본 발명은 시모스(Complementary Metal Oxide Semi Conductor : CMOS)의 제조 방법에 관한 것으로, 특히 NMOS의 다결정 실리콘층에 인(P)을 주입하고 PMOS의 다결정 실리콘층에 아르곤(Ar)을 주입한 후 상기 다결정 실리콘층을 선택 식각하여 게이트 전극을 형성하므로 소자의 수율 및 특성을 향상시키는 CMOS의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a CMOS (Complementary Metal Oxide Semi Conductor: CMOS), in particular phosphorus (P) is injected into the polycrystalline silicon layer of the NMOS and argon (Ar) is injected into the polycrystalline silicon layer of the PMOS after the polycrystalline Since the gate electrode is formed by selectively etching the silicon layer, the present invention relates to a method of manufacturing a CMOS, which improves yield and characteristics of a device.

일반적으로 CMOS는 소비 전력이 우수한 PMOS와, 고속 동작이 가능한 NMOS를 대칭으로 구성한 것으로, 집적도가 낮고 제조공정이 복잡하다는 면에서는 나쁘지만 소비 전력이 아주 적다는 특성을 가지고 있다.In general, CMOS is a symmetrical configuration of PMOS with high power consumption and NMOS capable of high-speed operation. However, CMOS has a low power consumption due to its low density and complicated manufacturing process.

종래의 CMOS 제조 방법은 도 1a에서와 같이, 반도체 기판(11) 표면내의 소정 영역에 이온 주입 공정 등을 이용하여 선택적으로 불순물을 주입하고, 드라이브-인(Drive-in) 공정을 통해 p형 웰(12)과 n형 웰(13)을 형성한다.In the conventional CMOS fabrication method, as shown in FIG. 1A, impurities are selectively implanted into a predetermined region in the surface of the semiconductor substrate 11 by using an ion implantation process, and a p-type well through a drive-in process. 12 and n-type well 13 are formed.

그리고, 상기 반도체 기판(11)상의 격리 영역에 소자분리 산화막(14)을 형성한다.The device isolation oxide film 14 is formed in an isolation region on the semiconductor substrate 11.

이어, 상기 반도체 기판(11) 상에 열 산화 공정으로 제 1 산화막(15a)을 성장시킨 후, 상기 제 1 산화막(15a) 상에 도핑(Doping)되지 않는 다결정 실리콘층(16a)을 형성한다.Subsequently, after the first oxide film 15a is grown on the semiconductor substrate 11 by a thermal oxidation process, an undoped polycrystalline silicon layer 16a is formed on the first oxide film 15a.

도 1b에서와 같이, 상기 다결정 실리콘층(16a) 상에 제 1 감광막(17)을 도포한 후, 상기 제 1 감광막(17)을 상기 p형 웰(12) 상측에만 제거되도록 선택적으로 노광 및 현상한다.As shown in FIG. 1B, after the first photosensitive film 17 is applied onto the polycrystalline silicon layer 16a, the first photosensitive film 17 is selectively exposed and developed to be removed only above the p-type well 12. do.

그 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(17)을 마스크로 사용하여 상기 다결정 실리콘층(16a)에 인(P) 이온을 주입한다.Thereafter, phosphorus (P) ions are implanted into the polycrystalline silicon layer 16a using the selectively exposed and developed first photosensitive film 17 as a mask.

도 1c에서와 같이, 상기 제 1 감광막(17)을 제거하고, 상기 다결정 실리콘층(16a) 상에 제 2 감광막(도시하지 않음)을 도포한다.As shown in FIG. 1C, the first photosensitive film 17 is removed, and a second photosensitive film (not shown) is coated on the polycrystalline silicon layer 16a.

그리고, 상기 제 2 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 다결정 실리콘층(16a)과 제 1 산화막(15a)을 선택 식각하여 게이트 산화막(15)과 게이트 전극(16)을 형성한다.After selectively exposing and developing the second photoresist film so as to remain only at the portion where the gate electrode is to be formed, the polycrystalline silicon layer 16a and the first oxide film 15a are formed using the selectively exposed and developed second photoresist film as a mask. Is selectively etched to form the gate oxide film 15 and the gate electrode 16.

여기서, 상기 다결정 실리콘층(16a)의 식각 공정시, 상기 인(P) 이온이 주입된 p형 웰(12) 상의 다결정 실리콘층(16a)이 상기 n형 웰(13) 상의 다결정 실리콘층(16a)보다 식각률이 크다.Here, during the etching process of the polycrystalline silicon layer 16a, the polycrystalline silicon layer 16a on the p-type well 12 into which the phosphorus (P) ions are implanted is the polycrystalline silicon layer 16a on the n-type well 13. Etch rate is greater than

도 1d에서와 같이, 상기 제 2 감광막을 제거한 후, 상기 게이트 전극(16)을 포함한 전면에 제 3 감광막(도시하지 않음)을 도포한 후, 상기 제 3 감광막을 상기 n형 웰(13)의 상부에만 남도록 선택적으로 노광 및 현상한다.As shown in FIG. 1D, after the second photoresist film is removed, a third photoresist film (not shown) is applied to the entire surface including the gate electrode 16, and then the third photoresist film is removed from the n-type well 13. It is selectively exposed and developed to remain only on the top.

그리고, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 이용하여 저농도의 n형 불순물 이온의 주입 및 드라이브-인 공정을 실시하므로 상기 게이트 전극(16) 양측의 p형 웰(12) 표면내에 저농도 n형 불순물 영역(18)을 형성하고 상기 제 4 감광막을 제거한다.Since the selectively exposed and developed third photoresist film is used as a mask, a low concentration of n-type impurity ions is implanted and a drive-in process is performed, so that a low concentration is formed in the surface of the p-type well 12 on both sides of the gate electrode 16. An n-type impurity region 18 is formed and the fourth photosensitive film is removed.

이어, 전면에 제 5 감광막(도시하지 않음)을 도포하고, 상기 제 5 감광막을 p형 웰(12)의 상부에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 5 감광막을 마스크로 이용하여 저농도의 p형 불순물 이온의 주입 및 드라이브-인 공정을 실시하므로 상기 게이트 전극(16) 양측의 n형 웰(13) 표면내에 저농도 p형 불순물 영역(19)을 형성하고 상기 제 5 감광막을 제거한다.Subsequently, a fifth photoresist film (not shown) is applied to the entire surface, and the fifth photoresist film is selectively exposed and developed so that only the upper portion of the p-type well 12 remains, and then the selectively exposed and developed fifth photoresist film is applied. A low concentration p-type impurity region 19 is formed in the surface of the n-type well 13 on both sides of the gate electrode 16 to form a low concentration p-type impurity ion by using as a mask. Remove the photoresist.

그리고, 상기 게이트 전극(16)을 포함한 전면에 질화막을 형성하고, 에치백(Etch Back)하여 상기 게이트 산화막(15)과 게이트 전극(16) 양측의 반도체 기판(11)상에 질화막 스페이서(20)를 형성한다.A nitride film is formed on the entire surface including the gate electrode 16 and etched back to form the nitride spacer 20 on the semiconductor substrate 11 on both sides of the gate oxide film 15 and the gate electrode 16. To form.

그후, 상기 질화막 스페이서(20)를 포함한 전면에 제 6 감광막(도시하지 않음)을 도포하고, 상기 n형 웰(13) 상부에만 제 6 감광막이 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 6 감광막을 마스크로 이용하여 고농도 n형 불순물 이온을 주입 및 드라이브-인 공정을 실시하므로 상기 질화막 스페이서(20)를 포함한 게이트 전극(16) 양측의 p형 웰(12) 표면내에 고농도 n형 불순물 영역(21)을 형성한 다음, 상기 제 6 감광막을 제거한다.Thereafter, a sixth photosensitive film (not shown) is applied to the entire surface including the nitride film spacer 20, and selectively exposed and developed so that the sixth photosensitive film remains only on the n-type well 13, and then the selective exposure. And a high concentration of n-type impurity ions are implanted and drive-in by using the developed sixth photosensitive film as a mask, so that a high concentration is formed in the surface of the p-type well 12 on both sides of the gate electrode 16 including the nitride spacer 20. After the n-type impurity region 21 is formed, the sixth photosensitive film is removed.

그리고, 전면에 제 7 감광막(도시하지 않음)을 도포하고, 상기 제 7 감광막을 상기 p형 웰(12)상부에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 7 감광막을 마스크로 이용하여 고농도 p형 불순물 이온을 주입 및 드라이브-인 공정을 실시하므로 상기 질화막 스페이서(20)를 포함한 게이트 전극(16) 양측의 n형 웰(13) 표면내에 고농도 p형 불순물 영역(22)을 형성한 다음, 상기 제 7 감광막을 제거한다.Then, a seventh photosensitive film (not shown) is coated on the entire surface, and the seventh photosensitive film is selectively exposed and developed to remain only above the p-type well 12, and then the selectively exposed and developed seventh photosensitive film is applied. Since a high concentration p-type impurity ion is implanted and drive-in using a mask, the high concentration p-type impurity region 22 is formed in the n-type well 13 surface on both sides of the gate electrode 16 including the nitride spacer 20. After forming the film, the seventh photosensitive film is removed.

여기서, 상기 p형 웰(12) 표면내에 저농도 및 고농도 n형 불순물 영역(18,21)의 형성으로 n형 소오스/드레인 영역을 형성하고, 상기 n형 웰(13) 표면내에 저농도 및 고농도 p형 불순물 영역(19,22)의 형성으로 p형 소오스/드레인 영역을 형성한다.Here, the n-type source / drain regions are formed by the formation of the low concentration and high concentration n-type impurity regions 18 and 21 in the surface of the p-type well 12, and the low concentration and high concentration p-type in the surface of the n-type well 13 The impurity regions 19 and 22 are formed to form a p-type source / drain region.

이어, 상기 게이트 전극(16)을 포함한 전면에 금속층을 형성한 다음, 상기 금속층을 열처리하면 실리콘(Si)과 금속이 반응하여 상기 n형 소오스/드레인 영역과 p형 소오스/드레인 영역 그리고 상기 게이트 전극(16)의 표면에 실리사이드(Silicide)층(23)을 형성한 후, 상기 금속층을 제거한다.Subsequently, after forming a metal layer on the entire surface including the gate electrode 16 and then heat treating the metal layer, silicon and metal react to form the n-type source / drain region, the p-type source / drain region, and the gate electrode. After the silicide layer 23 is formed on the surface of 16, the metal layer is removed.

여기서, 상기 게이트 전극(16)의 프로파일(Profile)이 수직하지 않아 상기 식각률이 큰 p형 웰(12) 상의 게이트 전극(16)이 상기 n형 웰(13) 상의 게이트 전극(16)보다 실리사이드층(23)이 넓게 형성된다.Here, the profile of the gate electrode 16 is not perpendicular so that the gate electrode 16 on the p-type well 12 having the large etch rate is larger than the gate electrode 16 on the n-type well 13. 23 is formed widely.

그러나 종래의 CMOS의 제조 방법은 NMOS 즉 p형 웰 상부의 다결정 실리콘층에 인(P)을 주입하고 PMOS 즉 n형 웰 상부의 다결정 실리콘층은 불순물이 도핑되지 않은 상태에서 상기 다결정 실리콘층을 선택 식각하여 게이트 전극을 형성하므로, 상기 인(P)이 도핑된 p형 웰 상부에 형성된 다결정 실리콘층이 상기 n형 웰 상부에 형성된 다결정 실리콘층보다 식각률이 크기 때문에, 상기 NMOS의 게이트 전극에 형성되는 실리사이드층의 면적이 상기 PMOS의 게이트 전극에 형성되는 실리사이드층의 면적보다 커 상기 PMOS의 게이트 전극의 저항이 증가되므로 소자의 수율 및 특성을 저하시키는 문제점이 있었다.However, in the conventional method of manufacturing a CMOS, phosphorus (P) is injected into a polycrystalline silicon layer on top of a p-type well, such as an NMOS, and the polycrystalline silicon layer on the n-type well of a PMOS is selected from a state in which impurities are not doped. Since the gate electrode is formed by etching, the polycrystalline silicon layer formed on the p-type well doped with phosphorus (P) is formed on the gate electrode of the NMOS because the etching rate is larger than that of the polycrystalline silicon layer formed on the n-type well. Since the area of the silicide layer is larger than the area of the silicide layer formed on the gate electrode of the PMOS, the resistance of the gate electrode of the PMOS is increased, thereby reducing the yield and characteristics of the device.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 NMOS 즉 p형 웰 상부의 다결정 실리콘층에 인(P)을 주입하고 PMOS 즉 n형 웰 상부의 다결정 실리콘층에 아르곤(Ar)을 주입한 후 상기 다결정 실리콘층을 선택 식각하여 게이트 전극을 형성하므로, 상기 각각의 p형 웰과 n형 웰 상부에 형성된 다결정 실리콘층의 식각률이 동일하여 상기 PMOS의 게이트 전극의 저항을 저하시키는 CMOS의 제조 방법을 제공하는데 그 목적이 있다.In order to solve the above problems, the present invention is to inject phosphorus (P) into the polycrystalline silicon layer of the NMOS, the upper surface of the p-type well and to inject the argon (Ar) into the polycrystalline silicon layer of the upper surface of the n-type PMOS. Since the polycrystalline silicon layer is selectively etched to form a gate electrode, a method of manufacturing a CMOS for reducing the resistance of the gate electrode of the PMOS because the etching rate of the polycrystalline silicon layer formed on each of the p-type well and the n-type well is the same The purpose is to provide.

도 1a 내지 도 1d는 종래 기술에 따른 CMOS의 제조 방법을 나타낸 공정 단면도1A to 1D are cross-sectional views illustrating a method of manufacturing a CMOS according to the prior art.

도 2a 내지 도 2e는 본 발명의 실시 예에 따른 CMOS의 제조 방법을 나타낸 공정 단면도2A through 2E are cross-sectional views illustrating a method of manufacturing a CMOS according to an exemplary embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

11, 31 : 반도체 기판 12, 32 : p형 웰11, 31: semiconductor substrate 12, 32: p-type well

13, 33 : n형 웰 14, 34 : 소자분리 산화막13, 33: n-type well 14, 34: device isolation oxide film

15, 35 : 게이트 산화막 16, 36 : 게이트 전극15, 35: gate oxide film 16, 36: gate electrode

17, 37 : 제 1 감광막 38 : 제 2 감광막17, 37: 1st photosensitive film 38: 2nd photosensitive film

18, 39 : 저농도 n형 불순물 영역 19, 40 : 저농도 p형 불순물 영역18, 39: low concentration n-type impurity region 19, 40: low concentration p-type impurity region

20, 41 : 질화막 측벽 21, 42 : 고농도 n형 불순물 영역20, 41: nitride film sidewalls 21, 42: high concentration n-type impurity region

22, 43 : 고농도 p형 불순물 영역 23, 44 : 실리사이드층22, 43: high concentration p-type impurity region 23, 44: silicide layer

본 발명의 CMOS의 제조 방법은 p형 웰과 n형 웰이 표면내에 형성된 기판을 마련하는 단계, 상기 기판상에 제 1 절연막과 도전층을 형성하는 단계, 상기 p형 웰 상의 도전층에 n형 불순물 이온을 주입하고, 상기 n형 웰 상의 도전층에 비활성 이온을 주입하는 단계, 상기 도전층과 제 1 절연막을 선택 식각하여 상기 p형 웰과 n형 웰 상에 각각 게이트 절연막을 개재한 게이트 전극을 형성하는 단계, 상기 각 게이트 전극 양측의 기판상에 절연막 측벽을 형성하는 단계, 상기 게이트 전극 양측의 p형 웰 표면내에 n형 불순물 영역을 형성하는 단계, 상기 게이트 전극 양측의 n형 웰 표면내에 p형 불순물 영역을 형성하는 단계 및 상기 n형 불순물 영역, p형 불순물 영역 및 게이트 전극의 표면에 실리사이드층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.The method of manufacturing a CMOS of the present invention comprises the steps of: providing a substrate having a p-type well and an n-type well formed in its surface, forming a first insulating film and a conductive layer on the substrate, and n-type in a conductive layer on the p-type well Implanting impurity ions, implanting inert ions into the conductive layer on the n-type well, selectively etching the conductive layer and the first insulating layer, and respectively forming a gate electrode on the p-type well and the n-type well through a gate insulating layer Forming an insulating film sidewall on the substrate on both sides of the gate electrode, forming an n-type impurity region in the p-type well surface on both sides of the gate electrode, and in the n-type well surface on both sides of the gate electrode. and forming a silicide layer on the surface of the n-type impurity region, the p-type impurity region, and the gate electrode.

상기와 같은 본 발명에 따른 CMOS의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings a preferred embodiment of a method for manufacturing a CMOS according to the present invention as follows.

도 2a 내지 도 2e는 본 발명의 실시 예에 따른 CMOS의 제조 방법을 나타낸 공정 단면도이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a CMOS in accordance with an embodiment of the present invention.

본 발명의 실시 예에 따른 CMOS 제조 방법은 도 2a에서와 같이, 반도체 기판(31) 표면내의 소정 영역에 이온 주입 공정 등을 이용하여 선택적으로 불순물을 주입하고, 드라이브-인 공정을 통해 p형 웰(32)과 n형 웰(33)을 형성한다.In the method of manufacturing a CMOS according to the embodiment of the present invention, as shown in FIG. 2A, impurities are selectively implanted into a predetermined region of the surface of the semiconductor substrate 31 using an ion implantation process, and the p-type well through a drive-in process. And the n-type well 33 are formed.

그리고, 상기 반도체 기판(31)상의 격리 영역에 소자분리 산화막(34)을 형성한다.In addition, an isolation oxide layer 34 is formed in an isolation region on the semiconductor substrate 31.

이어, 상기 반도체 기판(31) 상에 열 산화 공정으로 제 1 산화막(35a)을 성장시킨 후, 상기 제 1 산화막(35a) 상에 도핑(Doping)되지 않는 다결정 실리콘층(36a)을 형성한다.Subsequently, after the first oxide layer 35a is grown on the semiconductor substrate 31 by a thermal oxidation process, an undoped polycrystalline silicon layer 36a is formed on the first oxide layer 35a.

도 2b에서와 같이, 상기 다결정 실리콘층(36a) 상에 제 1 감광막(37)을 도포한 후, 상기 제 1 감광막(37)을 상기 p형 웰(32) 상측에만 제거되도록 선택적으로 노광 및 현상한다.As shown in FIG. 2B, after the first photosensitive film 37 is applied onto the polycrystalline silicon layer 36a, the first photosensitive film 37 is selectively exposed and developed to be removed only above the p-type well 32. do.

그 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(37)을 마스크로 사용하여 상기 다결정 실리콘층(36a)에 인(P) 이온을 주입한다.Thereafter, phosphorus (P) ions are implanted into the polycrystalline silicon layer 36a using the selectively exposed and developed first photosensitive film 37 as a mask.

도 2c에서와 같이, 상기 제 1 감광막(37)을 제거하고, 상기 다결정 실리콘층(36a) 상에 제 2 감광막(38)을 도포한 후, 상기 제 2 감광막(38)을 상기 n형 웰(33) 상측에만 제거되도록 선택적으로 노광 및 현상한다.As shown in FIG. 2C, after the first photoresist film 37 is removed and the second photoresist film 38 is coated on the polycrystalline silicon layer 36a, the second photoresist film 38 is formed on the n-type well ( 33) Selectively expose and develop to be removed only on the upper side.

그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(38)을 마스크로 사용하여 상기 다결정 실리콘층(36a)에 아르곤(Ar) 이온을 주입한다.In addition, argon (Ar) ions are implanted into the polycrystalline silicon layer 36a using the selectively exposed and developed second photosensitive film 38 as a mask.

여기서, 상기 아르곤(Ar) 이온 대신에 비할성 이온들 중 하나의 이온으로도 주입할 수 있다.Here, instead of the argon (Ar) ions may be implanted with one of the non-inactive ions.

도 2d에서와 같이, 상기 제 2 감광막(38)을 제거한 후, 상기 다결정 실리콘층(36a) 상에 제 3 감광막(도시하지 않음)을 도포한다.As shown in FIG. 2D, after the second photosensitive film 38 is removed, a third photosensitive film (not shown) is coated on the polycrystalline silicon layer 36a.

그리고, 상기 제 3 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 다결정 실리콘층(36a)과 제 1 산화막(35a)을 선택 식각하여 게이트 산화막(35)과 게이트 전극(36)을 형성한다.After selectively exposing and developing the third photoresist film so as to remain only at a portion where the gate electrode is to be formed, the polycrystalline silicon layer 36a and the first oxide film 35a are formed using the selectively exposed and developed third photoresist film as a mask. Is selectively etched to form the gate oxide film 35 and the gate electrode 36.

도 2e에서와 같이, 상기 제 3 감광막을 제거한 후, 상기 게이트 전극(36)을 포함한 전면에 제 4 감광막(도시하지 않음)을 도포한 후, 상기 제 4 감광막을 상기 n형 웰(33)의 상부에만 남도록 선택적으로 노광 및 현상한다.As shown in FIG. 2E, after the third photoresist film is removed, a fourth photoresist film (not shown) is applied to the entire surface including the gate electrode 36, and then the fourth photoresist film is removed from the n-type well 33. It is selectively exposed and developed to remain only on the top.

그리고, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 이용하여 저농도의 n형 불순물 이온의 주입 및 드라이브-인 공정을 실시하므로 상기 게이트 전극(36) 양측의 p형 웰(32) 표면내에 저농도 n형 불순물 영역(39)을 형성하고 상기 제 4 감광막을 제거한다.Since the selectively exposed and developed fourth photoresist film is used as a mask, a low concentration of n-type impurity ions is implanted and a drive-in process is performed so that the concentration is low in the surface of the p-type well 32 on both sides of the gate electrode 36. An n-type impurity region 39 is formed and the fourth photosensitive film is removed.

이어, 전면에 제 5 감광막(도시하지 않음)을 도포하고, 상기 제 5 감광막을 p형 웰(32)의 상부에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 5 감광막을 마스크로 이용하여 저농도의 p형 불순물 이온의 주입 및 드라이브-인 공정을 실시하므로 상기 게이트 전극(36) 양측의 n형 웰(33) 표면내에 저농도 p형 불순물 영역(40)을 형성하고 상기 제 5 감광막을 제거한다.Subsequently, a fifth photoresist film (not shown) is applied to the entire surface, and the fifth photoresist film is selectively exposed and developed so that only the upper portion of the p-type well 32 remains, and then the selectively exposed and developed fifth photoresist film is applied. A low concentration p-type impurity region 40 is formed in the surface of the n-type well 33 on both sides of the gate electrode 36 by performing a implantation and drive-in process of low concentration p-type impurity ions using a mask. Remove the photoresist.

그리고, 상기 게이트 전극(36)을 포함한 전면에 질화막을 형성하고, 에치백하여 상기 게이트 산화막(35)과 게이트 전극(36) 양측의 반도체 기판(31)상에 질화막 스페이서(41)를 형성한다.A nitride film is formed on the entire surface including the gate electrode 36 and etched back to form the nitride film spacer 41 on the gate oxide film 35 and the semiconductor substrate 31 on both sides of the gate electrode 36.

그후, 상기 질화막 스페이서(41)를 포함한 전면에 제 6 감광막(도시하지 않음)을 도포하고, 상기 n형 웰(33) 상부에만 제 6 감광막이 남도록 선택적으로 노광및 현상한 후, 상기 선택적으로 노광 및 현상된 제 6 감광막을 마스크로 이용하여 고농도 n형 불순물 이온을 주입 및 드라이브-인 공정을 실시하므로 상기 질화막 스페이서(41)를 포함한 게이트 전극(36) 양측의 p형 웰(32) 표면내에 고농도 n형 불순물 영역(42)을 형성한 다음, 상기 제 6 감광막을 제거한다.Thereafter, a sixth photosensitive film (not shown) is applied to the entire surface including the nitride film spacer 41, and selectively exposed and developed such that the sixth photosensitive film remains only on the n-type well 33, and then the selective exposure. And a high concentration of n-type impurity ions are implanted and drive-in using the developed sixth photosensitive film as a mask, so that a high concentration is formed in the surface of the p-type well 32 on both sides of the gate electrode 36 including the nitride spacer 41. After the n-type impurity region 42 is formed, the sixth photosensitive film is removed.

그리고, 전면에 제 7 감광막(도시하지 않음)을 도포하고, 상기 제 7 감광막을 상기 p형 웰(32)상부에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 7 감광막을 마스크로 이용하여 고농도 p형 불순물 이온을 주입 및 드라이브-인 공정을 실시하므로 상기 질화막 스페이서(41)를 포함한 게이트 전극(36) 양측의 n형 웰(33) 표면내에 고농도 p형 불순물 영역(43)을 형성한 다음, 상기 제 7 감광막을 제거한다.Then, a seventh photosensitive film (not shown) is coated on the entire surface, and the seventh photosensitive film is selectively exposed and developed so that the seventh photosensitive film remains only on the upper portion of the p-type well 32, and then the selectively exposed and developed seventh photosensitive film is applied. Since a high concentration of p-type impurity ions is implanted and drive-in using a mask, a high concentration of p-type impurity region 43 is formed in the n-type well 33 surface on both sides of the gate electrode 36 including the nitride spacer 41. After forming the film, the seventh photosensitive film is removed.

여기서, 상기 p형 웰(32) 표면내에 저농도 및 고농도 n형 불순물 영역(39,42)의 형성으로 n형 소오스/드레인 영역을 형성하고, 상기 n형 웰(33) 표면내에 저농도 및 고농도 p형 불순물 영역(40,43)의 형성으로 p형 소오스/드레인 영역을 형성한다.Here, the n-type source / drain regions are formed by the formation of the low concentration and high concentration n-type impurity regions 39 and 42 in the surface of the p-type well 32, and the low concentration and high concentration p-type in the surface of the n-type well 33. The impurity regions 40 and 43 are formed to form p-type source / drain regions.

이어, 상기 게이트 전극(36)을 포함한 전면에 금속층을 형성한 다음, 상기 금속층을 열처리하면 실리콘(Si)과 금속이 반응하여 상기 n형 소오스/드레인 영역과 p형 소오스/드레인 영역 그리고 상기 게이트 전극(36)의 표면에 실리사이드층(44)을 형성한 후, 상기 금속층을 제거한다.Subsequently, a metal layer is formed on the entire surface including the gate electrode 36, and when the metal layer is heat-treated, silicon (Si) and the metal react to form the n-type source / drain region, the p-type source / drain region, and the gate electrode. After the silicide layer 44 is formed on the surface of 36, the metal layer is removed.

본 발명의 CMOS의 제조 방법은 NMOS 즉 p형 웰 상부의 다결정 실리콘층에인(P)을 주입하고 PMOS 즉 n형 웰 상부의 다결정 실리콘층에 아르곤(Ar)을 주입한 후 상기 다결정 실리콘층을 선택 식각하여 게이트 전극을 형성하므로, 상기 각각의 p형 웰과 n형 웰 상부에 형성된 다결정 실리콘층의 식각률이 동일하여 상기 PMOS의 게이트 전극에 형성되는 실리사이드층의 면적을 증가시키므로 상기 PMOS의 게이트 전극의 저항을 저하시켜 소자의 수율 및 특성을 향상시키는 효과가 있다.In the method of manufacturing a CMOS according to the present invention, a polycrystalline silicon layer is implanted into an NMOS, i.e., a p-type well, and an argon (Ar) is injected into a polycrystalline silicon layer, an upper portion of an n-type well. Since the gate electrode is formed by selective etching, the etching rate of the polycrystalline silicon layer formed on each of the p-type well and the n-type well is the same to increase the area of the silicide layer formed on the gate electrode of the PMOS, thereby increasing the gate electrode of the PMOS. It is effective in lowering the resistance to improve the yield and characteristics of the device.

Claims (2)

p형 웰과 n형 웰이 표면내에 형성된 기판을 마련하는 단계;providing a substrate having a p-type well and an n-type well formed in a surface thereof; 상기 기판상에 제 1 절연막과 도전층을 형성하는 단계;Forming a first insulating film and a conductive layer on the substrate; 상기 p형 웰 상의 도전층에 n형 불순물 이온을 주입하고, 상기 n형 웰 상의 도전층에 비활성 이온을 주입하는 단계;Implanting n-type impurity ions into the conductive layer on the p-type well and implanting inert ions into the conductive layer on the n-type well; 상기 도전층과 제 1 절연막을 선택 식각하여 상기 p형 웰과 n형 웰 상에 각각 게이트 절연막을 개재한 게이트 전극을 형성하는 단계;Selectively etching the conductive layer and the first insulating layer to form a gate electrode having a gate insulating layer on the p-type well and the n-type well; 상기 각 게이트 전극 양측의 기판상에 절연막 측벽을 형성하는 단계;Forming sidewalls of an insulating film on substrates on both sides of the gate electrode; 상기 게이트 전극 양측의 p형 웰 표면내에 n형 불순물 영역을 형성하는 단계;Forming an n-type impurity region in a surface of a p-type well on both sides of the gate electrode; 상기 게이트 전극 양측의 n형 웰 표면내에 p형 불순물 영역을 형성하는 단계;Forming a p-type impurity region in an n-type well surface on both sides of the gate electrode; 상기 n형 불순물 영역, p형 불순물 영역 및 게이트 전극의 표면에 실리사이드층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 CMOS의 제조 방법.And forming a silicide layer on surfaces of the n-type impurity region, the p-type impurity region, and the gate electrode. 제 1 항에 있어서,The method of claim 1, 상기 p형 웰 상의 도전층에 인(P)을 주입하고, 상기 n형 웰 상의 도전층에 아르곤(Ar)을 주입함을 특징으로 하는 CMOS의 제조 방법.Phosphorus (P) is injected into the conductive layer on the p-type well, and argon (Ar) is injected into the conductive layer on the n-type well.
KR1020000083786A 2000-12-28 2000-12-28 Method for manufacturing cmos KR20020054625A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000083786A KR20020054625A (en) 2000-12-28 2000-12-28 Method for manufacturing cmos

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000083786A KR20020054625A (en) 2000-12-28 2000-12-28 Method for manufacturing cmos

Publications (1)

Publication Number Publication Date
KR20020054625A true KR20020054625A (en) 2002-07-08

Family

ID=27687361

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000083786A KR20020054625A (en) 2000-12-28 2000-12-28 Method for manufacturing cmos

Country Status (1)

Country Link
KR (1) KR20020054625A (en)

Similar Documents

Publication Publication Date Title
JP5204645B2 (en) Technology for forming contact insulation layers with enhanced stress transmission efficiency
KR100506055B1 (en) Method for manufacturing transistor of semiconductor device
JPH07226513A (en) Preparation of mos transistor
KR100574172B1 (en) Method for fabricating semiconductor device
KR100720228B1 (en) Method for manufacturing a transistor
KR20050009482A (en) Method of manufacturing a semiconductor device
KR100390237B1 (en) Manufacturing method for semiconductor device
KR100262456B1 (en) Method of fabrication semiconductor device
KR20020054625A (en) Method for manufacturing cmos
KR20030002256A (en) Method for manufacturing cmos
KR100400305B1 (en) Method for manufacturing CMOS
KR100304975B1 (en) Semiconductor device and method for fabricating the same
KR0172260B1 (en) Method of forming cobalt silicide of semiconductor device
KR100261171B1 (en) Method for fabricating transistor
KR100408718B1 (en) Method for manufacturing a transistor
KR100399069B1 (en) Method for fabricating of logic device
KR100390992B1 (en) Method for manufacturing a transistor
KR100359164B1 (en) Method for manufacturing transistor
KR20030003377A (en) Method for manufacturing CMOS
KR19990009560A (en) CMOS and its manufacturing method
KR20000032450A (en) Method for manufacturing semiconductor device
KR20020002010A (en) Method for manufacturing CMOS
KR20010058938A (en) Method for manufacturing transistor
KR20040008496A (en) Method for manufacturing a transistor
KR20020002011A (en) Method for manufacturing CMOS

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination