KR100888201B1 - Method of forming multiple gate oxide - Google Patents

Method of forming multiple gate oxide Download PDF

Info

Publication number
KR100888201B1
KR100888201B1 KR1020020086368A KR20020086368A KR100888201B1 KR 100888201 B1 KR100888201 B1 KR 100888201B1 KR 1020020086368 A KR1020020086368 A KR 1020020086368A KR 20020086368 A KR20020086368 A KR 20020086368A KR 100888201 B1 KR100888201 B1 KR 100888201B1
Authority
KR
South Korea
Prior art keywords
region
gate oxide
oxide film
oxynitride
oxidation rate
Prior art date
Application number
KR1020020086368A
Other languages
Korean (ko)
Other versions
KR20040059863A (en
Inventor
조흥재
임관용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020086368A priority Critical patent/KR100888201B1/en
Publication of KR20040059863A publication Critical patent/KR20040059863A/en
Application granted granted Critical
Publication of KR100888201B1 publication Critical patent/KR100888201B1/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02249Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by combined oxidation and nitridation performed simultaneously
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 플라즈마질화법에 의한 듀얼 게이트산화막 기술의 한계를 극복하면서 단순한 공정을 통해 서로 상이한 게이트산화막 두께를 갖는 여러 소자를 한 칩내에 형성하는데 적합한 다중 게이트산화막 형성 방법을 제공하기 위한 것으로, 본 발명의 다중 게이트산화막 형성 방법은 제1영역, 제2영역 및 제3영역으로 구분된 반도체 기판 상에 옥시나이트라이드를 형성하는 단계, 상기 반도체 기판의 제1영역에 산화속도 증가용 이온 또는 산화속도 감소용 이온을 이온주입하는 단계, 상기 반도체 기판의 제1영역과 상기 제2영역 상의 옥시나이트라이드를 선택적으로 제거하여 상기 제3영역에만 상기 옥시나이트라이드를 잔류시키는 단계, 및 상기 제1영역, 제2영역 및 상기 제3영역의 반도체 기판을 산화시켜 서로 다른 두께의 게이트산화막을 형성하는 단계를 포함한다.
SUMMARY OF THE INVENTION The present invention is to provide a method for forming a multi-gate oxide film suitable for forming various devices having different gate oxide film thicknesses in one chip through a simple process while overcoming the limitations of the dual gate oxide film technology by the plasma nitridation method. The method of forming a multi-gate oxide film of the method comprises the steps of forming an oxynitride on a semiconductor substrate divided into a first region, a second region, and a third region, and reducing an ion or an oxidation rate for increasing an oxidation rate in a first region of the semiconductor substrate. Implanting ions of ions, selectively removing oxynitride on the first region and the second region of the semiconductor substrate to leave the oxynitride in only the third region, and the first region, the first region Forming a gate oxide film having a different thickness by oxidizing the semiconductor substrate of the second region and the third region And a system.

다중 게이트산화막, 듀얼 게이트산화막, 트리플 게이트산화막, 산화속도 증가용 이온, 산화속도 감소용 이온, 옥시나이트라이드Multi-gate oxide film, dual gate oxide film, triple gate oxide film, ion for increasing oxidation rate, ion for decreasing oxidation rate, oxynitride

Description

다중 게이트산화막의 형성 방법{Method of forming multiple gate oxide} Method of forming multiple gate oxide             

도 1a 내지 도 1c는 종래 기술에 따른 다중 게이트산화막의 형성 방법을 도시한 공정 단면도,1A to 1C are cross-sectional views illustrating a method of forming a multi-gate oxide film according to the prior art;

도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 다중 게이트산화막 형성 방법을 도시한 공정 단면도,2A through 2D are cross-sectional views illustrating a method of forming a multi-gate oxide film according to a first embodiment of the present invention;

도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 다중 게이트산화막 형성 방법을 도시한 공정 단면도,3A to 3D are cross-sectional views illustrating a method of forming a multi-gate oxide film according to a second embodiment of the present invention;

도 4a 내지 도 4e는 본 발명의 제3실시예에 따른 다중 게이트산화막 형성 방법을 도시한 공정 단면도,4A to 4E are cross-sectional views illustrating a method of forming a multi-gate oxide film according to a third embodiment of the present invention;

도 5는 본 발명의 제1실시예에 따른 다중 게이트산화막을 적용하여 다양한 소자를 온칩화한 반도체 기판을 도시한 도면.FIG. 5 illustrates a semiconductor substrate in which various devices are on-chip by applying a multi-gate oxide film according to the first embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 옥시나이트라이드31 semiconductor substrate 32 oxynitride

33 : 제1마스킹층 34 : 산화속도 증가용 이온33: first masking layer 34: ion for increasing the oxidation rate

35 : 이온주입층 36 : 제2마스크층35 ion implantation layer 36 second mask layer

37a : 제1게이트산화막 37b : 제2게이트산화막 37a: first gate oxide film 37b: second gate oxide film                 

37c : 제3게이트산화막
37c: third gate oxide film

본 발명은 반도체 제조 기술에 관한 것으로, 특히 다중 게이트 산화막(Multiple gate oxide)의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of forming a multiple gate oxide.

최근에는 다양한 제품들의 요구조건을 만족시키기 위해 여러 가지 목적에 맞는 소자들을 하나의 칩내에 형성한 SOC(System On Chip) 기술이 연구되고 있다. 이러한 SOC 기술에서는 각 소자의 동작 전압이 다른데, 이때 공정상 반드시 필요한 기술이 서로 상이한 두께를 갖는 게이트산화막을 형성하는 기술이다. 즉, 높은 전압이 걸리는 고전압소자에는 신뢰성 향상을 위해 두꺼운 게이트산화막이 필요하며, 소자의 동작 속도가 중요시되는 저전압소자에서는 얇은 게이트산화막이 사용되어야 한다.Recently, in order to satisfy the requirements of various products, SOC (System On Chip) technology in which devices for various purposes are formed in one chip has been studied. In such SOC technology, the operating voltage of each device is different, and the technology necessary for the process is a technique of forming a gate oxide film having a different thickness from each other. In other words, a thick gate oxide film is required for a high voltage device that requires high voltage, and a thin gate oxide film should be used in a low voltage device where the operation speed of the device is important.

이러한 요구 조건에 의해 개발된 것이 듀얼 게이트산화막(Dual gate oxide) 기술이다.Developed by these requirements, dual gate oxide technology.

이렇게 두 소자의 상이한 두께를 갖는 공정보다 한 칩내에 세 영역으로 구분되는 소자에 각 목적에 맞게 게이트산화막 두께를 조절하면 설계 및 소자의 마진뿐만 아니라 더욱 다양한 제품을 제조할 수 있다. 예를 들면, 고전압소자, 저전압 소자, 중간전압 소자의 세 영역에 각각 목적에 맞게 게이트산화막을 형성할 수 있다. Thus, by controlling the thickness of the gate oxide film according to the purpose of the device divided into three regions in one chip rather than a process having a different thickness of the two devices, it is possible to manufacture a variety of products as well as design and margin of the device. For example, a gate oxide film may be formed in three regions of a high voltage device, a low voltage device, and an intermediate voltage device according to the purpose.                         

따라서, 각 소자에 맞게 게이트산화막 두께를 달리하는 다중 게이트산화막(Multiple gate oxide) 기술이 요구되고 있다.Accordingly, there is a need for a multiple gate oxide technology having a different thickness of the gate oxide film for each device.

도 1a 내지 도 1c는 종래 기술에 따른 다중 게이트산화막의 형성 방법을 도시한 공정 단면도이다. 1A to 1C are cross-sectional views illustrating a method of forming a multi-gate oxide film according to the prior art.

도 1a에 도시된 바와 같이, 기판(10) 상에 기판(10)의 일부(16)를 노출시키는 레지스트패턴(12)을 형성한 후, 고밀도플라즈마질화(High density plasma nitridation)를 이용하여 기판(10)의 노출 표면에 옥시나이트라이드층 또는 얇은 질화층(18)을 형성한다.As shown in FIG. 1A, after the resist pattern 12 is formed on the substrate 10 to expose a portion 16 of the substrate 10, the substrate may be formed using high density plasma nitridation. An oxynitride layer or thin nitride layer 18 is formed on the exposed surface of 10).

도 1b에 도시된 바와 같이, 레지스트패턴(12)을 제거한다.As shown in FIG. 1B, the resist pattern 12 is removed.

도 1c에 도시된 바와 같이, 산화 공정을 진행하여 기판(10) 표면상에 두꺼운 실리콘산화막(20a)과 얇은 실리콘산화막(20b)의 듀얼 게이트산화막을 형성한다.As shown in FIG. 1C, an oxidation process is performed to form a dual gate oxide film of a thick silicon oxide film 20a and a thin silicon oxide film 20b on the surface of the substrate 10.

이때, 질화층(18)이 형성되어 있던 기판(10)의 표면(16)에는 질화층(18)에 의해 산화가 지연되어 얇은 실리콘산화막(20b)이 형성되고, 질화층(18)이 존재하지 않는 기판의 표면(14)에는 두꺼운 실리콘산화막(20a)이 형성된다.At this time, oxidation is delayed by the nitride layer 18 to form a thin silicon oxide film 20b on the surface 16 of the substrate 10 on which the nitride layer 18 is formed, and the nitride layer 18 does not exist. A thick silicon oxide film 20a is formed on the surface 14 of the substrate.

전술한 종래 기술에서는 선택적으로 기판(10) 표면을 질화시키기 때문에 단지 듀얼 게이트산화막만 형성시킬 수 밖에 없는 단점이 있고, 이를 다중 게이트산화막 제조에 적용하기 위해서는 공정이 복잡해지는 문제가 있다.In the above-described prior art, since the surface of the substrate 10 is selectively nitrided, only a dual gate oxide film may be formed, and a process may be complicated to apply the same to a multi-gate oxide film.

또한, 한 칩내에 세 영역으로 구분되는 소자에 각 목적에 맞게 게이트산화막 두께를 조절하면 설계 및 소자의 마진뿐 아니라 더욱 다양한 제품을 제조할 수 있으나, 다중 게이트산화막을 제조하기 위해서는 공정상 복잡하다는 단점이 있다. 또 한 높은 성능(performance)과 저전압 동작(low voltage operation)을 위해서는 nMOSFET와 pMOSFET에서 대칭 문턱전압(Symmetric threshold voltage)을 구현하는 것이 필수적이지만, 얇은 게이트산화막을 갖는 pMOSFET의 p+ 폴리실리콘 게이트전극에서의 보론 침투(Boron penetration)가 크게 문제가 되기 때문에 이에 대한 다중 게이트산화막 기술은 없는 실정이다.
In addition, by controlling the thickness of the gate oxide film for each purpose in the device divided into three regions within one chip, not only the design and the margin of the device can be manufactured, but also a wider range of products can be manufactured. There is this. It is also essential to achieve symmetric threshold voltages in nMOSFETs and pMOSFETs for high performance and low voltage operation, but in p + polysilicon gate electrodes of pMOSFETs with thin gate oxides. Since boron penetration is a major problem, there is no multi-gate oxide technology for this.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 질화법에 의한 듀얼 게이트산화막 기술의 한계를 극복하면서 단순한 공정을 통해 서로 상이한 게이트산화막 두께를 갖는 여러 소자를 한 칩내에 형성하는데 적합한 다중 게이트산화막 형성 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems of the prior art, and is suitable for forming a plurality of devices having different gate oxide film thicknesses in one chip through a simple process while overcoming the limitation of the dual gate oxide film technology by the nitriding method. It is an object of the present invention to provide a method for forming a multi-gate oxide film.

상기 목적을 달성하기 위한 본 발명의 다중 게이트산화막의 형성 방법은 제1영역, 제2영역 및 제3영역으로 구분된 반도체 기판 상에 옥시나이트라이드를 형성하는 단계, 상기 반도체 기판의 제1영역에 산화속도 조절용 이온을 이온주입하는 단계, 상기 반도체 기판의 제1영역과 상기 제2영역 상의 옥시나이트라이드를 선택적으로 제거하여 상기 제3영역에만 상기 옥시나이트라이드를 잔류시키는 단계, 및 상기 제1영역, 제2영역 및 상기 제3영역의 반도체 기판을 산화시켜 서로 다른 두께 의 게이트산화막을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 산화속도 조절용 이온을 이온주입하는 단계는, 산화속도 감소용 이온 또는 산화속도 증가용 이온을 이온주입하는 것을 특징으로 하며, 산화속도 증가용 이온을 주입하는 단계는 O2, Si, Ge 또는 Ar 중에서 선택된 하나를 1×1014cm-2∼1×1015 cm-2의 도즈량과 1keV∼20keV의 이온주입에너지로 이온주입하여 이루어지는 것을 특징으로 하며, 산화속도 감소용 이온을 이온주입하는 단계는, N 또는 N2를 1×1014cm-2∼1×10 15cm-2의 도즈량과 1keV∼20keV의 이온주입에너지로 이온주입하여 이루어지는 것을 특징으로 한다.In the method of forming the multi-gate oxide film of the present invention for achieving the above object, forming an oxynitride on a semiconductor substrate divided into a first region, a second region and a third region, the first region of the semiconductor substrate Implanting ions for controlling oxidation rate, selectively removing oxynitride on the first region and the second region of the semiconductor substrate, and leaving the oxynitride in only the third region; and And oxidizing the semiconductor substrate of the second region and the third region to form a gate oxide film having a different thickness, wherein the ion implantation of the oxidation rate control ion includes: Or ion implanting ions for increasing the oxidation rate, and implanting ions for increasing the oxidation rate is O 2 , Si, Ge, or Ar. And ion implantation of the selected one at a dose of 1 × 10 14 cm -2 to 1 × 10 15 cm -2 and an ion implantation energy of 1 keV to 20 keV. Is characterized in that N or N 2 is ion-implanted at a dose of 1 × 10 14 cm −2 to 1 × 10 15 cm -2 and an ion implantation energy of 1 keV to 20 keV.

또한, 본 발명의 다중 게이트산화막의 형성 방법은 제1영역, 제2영역, 제3영역 및 제4영역으로 구분된 반도체 기판 상에 옥시나이트라이드를 형성하는 단계, 상기 반도체 기판의 제1영역에 산화속도 증가용 이온을 이온주입하는 단계, 상기 제2영역에 산화속도 감소용 이온을 이온주입하는 단계, 상기 반도체 기판의 제1영역, 제2영역 및 상기 제3영역 상의 옥시나이트라이드를 선택적으로 제거하여 상기 제4영역에만 상기 옥시나이트라이드를 잔류시키는 단계, 및 상기 제1영역, 제2영역, 제3영역 및 상기 제4영역의 반도체 기판을 산화시켜 서로 다른 두께의 게이트산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the method of forming a multi-gate oxide film according to the present invention comprises the steps of forming an oxynitride on a semiconductor substrate divided into a first region, a second region, a third region and a fourth region, in the first region of the semiconductor substrate. Ion implanting ions for increasing the oxidation rate, ion implanting ions for reducing the oxidation rate in the second region, selectively oxynitride on the first region, the second region and the third region of the semiconductor substrate Removing the oxynitride to leave only the fourth region, and oxidizing the semiconductor substrates of the first region, the second region, the third region, and the fourth region to form gate oxide films having different thicknesses. Characterized in that it comprises a.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 다중 게이트산화막 형성 방법을 도시한 공정 단면도이다.2A to 2D are cross-sectional views illustrating a method of forming a multi-gate oxide film according to a first embodiment of the present invention.

도 2a에 도시된 바와 같이, 제1영역(Ⅰ), 제2영역(Ⅱ) 및 제3영역(Ⅲ)으로 구분된 반도체 기판(31) 상에 옥시나이트라이드(32)를 10Å∼200Å 두께로 형성한다. 예컨대, 옥시나이트라이드(32)는 NO, N2O, NH3, ND3(D는 중수소) 및 질소 라디칼(N radical)로 이루어진 그룹중에서 선택된 분위기에서 어닐(annealing) 또는 직접 산화시켜 형성하고, 이때, 어닐 및 산화는 300℃∼900℃에서 1분∼60분동안 진행한다. 예컨대, 반도체 기판(31) 상에 산화 공정을 통해 산화막을 성장시킨 후, NO, N2O, NH3, ND3(D는 중수소) 및 질소 라디칼(N radical)로 이루어진 그룹중에서 선택된 분위기에서 어닐 또는 직접 산화시켜 옥시나이트라이드(32)를 형성한다. 이때, 옥시나이트라이드(32)내의 질소 농도는 2%∼20%이며, 이와 같은 질소는 반도체 기판(31)과의 계면에 축적(pile up)되어 있다.As shown in FIG. 2A, the oxynitride 32 is 10 Å to 200 Å thickness on the semiconductor substrate 31 divided into the first region I, the second region II, and the third region III. Form. For example, oxynitride 32 is formed by annealing or direct oxidation in an atmosphere selected from the group consisting of NO, N 2 O, NH 3 , ND 3 (D is deuterium) and nitrogen radicals, At this time, the annealing and oxidation proceed for 1 to 60 minutes at 300 ° C to 900 ° C. For example, after the oxide film is grown on the semiconductor substrate 31 through an oxidation process, it is annealed in an atmosphere selected from the group consisting of NO, N 2 O, NH 3 , ND 3 (D is deuterium) and nitrogen radicals. Or by direct oxidation to form oxynitride 32. At this time, the nitrogen concentration in the oxynitride 32 is 2% to 20%, and such nitrogen is accumulated up at the interface with the semiconductor substrate 31.

도 2b에 도시된 바와 같이, 옥시나이트라이드(32) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제1영역(Ⅰ)을 오픈시키고 나머지 제2영역(Ⅱ)과 제3영역(Ⅲ)을 덮는 제1마스킹층(33)을 형성한다.As shown in FIG. 2B, a photosensitive film is coated on the oxynitride 32 and patterned by exposure and development to open the first region I and the remaining second region II and third region III. A covering first masking layer 33 is formed.

다음으로, 제1마스킹층(33)을 이온주입마스크로 이용하여 노출된 제1영역(Ⅰ)에 산화속도 증가용 이온(34)을 이온주입한다. 이때, 산화속도 증가용 이온(34)으로는 O2, Si, Ge 또는 Ar 중에서 선택된 하나를 이용한다. 여기서, Si, Ge의 소스 는 SiH4, SiF4, GeH4, GeF4이며, 이들 이온(34)들의 도즈량은 1×1014cm-2∼1×1015cm-2로 하고, 이온주입에너지는 1keV∼20keV 범위이다.Next, using the first masking layer 33 as an ion implantation mask, ions 34 for increasing the oxidation rate are implanted into the exposed first region (I). In this case, as the ion 34 for increasing the oxidation rate, one selected from O 2 , Si, Ge, or Ar is used. Here, the source of Si and Ge is SiH 4 , SiF 4 , GeH 4 , GeF 4 , and the dose of these ions 34 is 1 × 10 14 cm −2 to 1 × 10 15 cm -2 , and ion implantation is performed. The energy ranges from 1 keV to 20 keV.

전술한 바와 같은 산화속도 증가용 이온(34)의 이온주입을 통해 옥시나이트라이드(32) 아래의 반도체 기판(31)의 제1영역(Ⅰ) 표면에 소정 깊이 분포를 갖는 이온주입층(35)이 형성된다. 그리고, 산화속도 증가용 이온(34)의 이온주입시 반도체 기판(31) 표면이 손상되는 것을 옥시나이트라이드(32)가 억제하고 있으므로, 옥시나이트라이드(32)는 통상적으로 이온주입시 적용했던 희생산화막(screen oxide)의 역할을 대신할 수 있어 별도의 희생산화막 공정이 필요없다.The ion implantation layer 35 having a predetermined depth distribution on the surface of the first region I of the semiconductor substrate 31 under the oxynitride 32 through ion implantation of the oxidation rate increasing ion 34 as described above. Is formed. In addition, since the oxynitride 32 inhibits the surface of the semiconductor substrate 31 from being damaged during the ion implantation of the ions 34 for increasing the oxidation rate, the oxynitride 32 is a sacrifice applied during the ion implantation. It can take the role of an oxide (screen oxide) to eliminate the need for a separate sacrificial oxide process.

도 2c에 도시된 바와 같이, 제1마스킹층(33)을 제거한다. 이때, 제1마스킹층(33)의 제거는 산소 플라즈마(O2 plasma)를 이용한 건식식각법, H2SO4 를 이용한 습식식각법 또는 씨너(thinner)를 이용한 식각법을 이용한다.As shown in FIG. 2C, the first masking layer 33 is removed. In this case, the first masking layer 33 may be removed using a dry etching method using an oxygen plasma (O 2 plasma), a wet etching method using H 2 SO 4 , or an etching method using a thinner.

다음에, 다시 감광막을 도포하고 노광 및 현상으로 패터닝하여 제3영역(Ⅲ)은 덮고 제1영역(Ⅰ)과 제2영역(Ⅱ)은 오픈시키는 제2마스킹층(36)을 형성한다.Next, a photosensitive film is applied again and patterned by exposure and development to form a second masking layer 36 covering the third region III and opening the first region I and the second region II.

다음에, 제2마스킹층(36)에 의해 노출된 제1영역(Ⅰ)과 제2영역(Ⅱ)의 옥시나이트라이드(32)를 습식 딥아웃(wet dip out)을 통해 제거한다. 이때, 습식 딥아웃시 이용되는 습식케미컬은 불산(HF) 계열 또는 BOE(Buffered Oxide Etchant) 계열을 이용한다.Next, the oxynitride 32 of the first region I and the second region II exposed by the second masking layer 36 is removed through a wet dip out. In this case, the wet chemical used in the wet deep out uses a hydrofluoric acid (HF) series or a buffered oxide etchant (BOE) series.

도 2d에 도시된 바와 같이, 제2 마스킹층(36)을 제거한다. 이때, 제2마스킹층(36)의 제거는 산소 플라즈마(O2 plasma)를 이용한 건식식각법, H2SO4를 이용한 습 식식각법 또는 씨너(thinner)를 이용한 식각법을 이용한다.As shown in FIG. 2D, the second masking layer 36 is removed. In this case, the second masking layer 36 may be removed by using a dry etching method using an oxygen plasma (O 2 plasma), a wet etching method using H 2 SO 4 , or an etching method using a thinner.

전술한 바와 같이, 제2 마스킹층(36)의 제거후, 제1영역(Ⅰ)의 반도체 기판(31)은 옥시나이트라이드가 제거되어 이온주입층(35)이 노출되고, 제2영역(Ⅱ)의 반도체 기판(31)은 옥시나이트라이드가 제거되어 노출되어 있으며, 제3영역(Ⅲ)의 반도체 기판(31) 상에는 옥시나이트라이드(32)가 잔류하고 있다.As described above, after the removal of the second masking layer 36, the oxynitride is removed from the semiconductor substrate 31 of the first region (I) to expose the ion implantation layer 35 and the second region (II). The oxynitride is removed and exposed to the semiconductor substrate 31 of (), and the oxynitride 32 remains on the semiconductor substrate 31 of the third region (III).

이와 같이 표면 특성이 서로 다른 각각의 반도체 기판(31)을 산화시킨다. 이때, 산화속도 증가용 이온이 주입된 이온주입층(35)이 노출되어 있는 제1영역(Ⅰ)에서는 산화시 가장 속도가 빨라 그 두께가 가장 두꺼운 제1게이트산화막(37a)이 형성되고, 반도체 기판(31)만이 노출된 제2영역(Ⅱ)에서는 중간두께의 제2게이트산화막(37b)이 형성되며, 옥시나이트라이드(32)가 잔류하는 제3영역(Ⅲ)에서는 두께가 가장 얇은 제3게이트산화막(37c)이 형성된다.In this way, each semiconductor substrate 31 having different surface characteristics is oxidized. At this time, in the first region (I) in which the ion implantation layer 35 into which the ion for increasing the oxidation rate is injected is exposed, the first gate oxide layer 37a having the highest thickness is formed at the fastest rate during oxidation, and a semiconductor is formed. In the second region (II) in which only the substrate 31 is exposed, a second gate oxide film 37b having a medium thickness is formed, and in the third region (III) in which the oxynitride 32 remains, the third having the thinnest thickness A gate oxide film 37c is formed.

여기서, 제3영역(Ⅲ)에 형성되는 제3게이트산화막(37c)이 두께가 가장 얇은 이유는, 옥시나이트라이드(32) 내에 함유되어 있는 질소 원자가 산화속도를 지연시키기 때문이다. 그리고, 제3게이트산화막(37c)은 재산화된 옥시나이트라이드(Re-oxidized oxynitride)이다.The reason why the third gate oxide film 37c formed in the third region III is the thinnest is that the nitrogen atoms contained in the oxynitride 32 retard the oxidation rate. The third gate oxide film 37c is re-oxidized oxynitride.

따라서, 하나의 반도체 기판(31) 상에 가장 두꺼운 두께의 제1게이트산화막(37a), 제1게이트산화막(37a)보다 얇은 중간 두께의 제2게이트산화막(37b), 그리고 제1,2게이트산화막(37a,37b)보다 상대적으로 두께가 얇은 제3게이트산화막(37c)의 트리플(triple) 게이트산화막을 형성할 수 있다.Therefore, the first gate oxide film 37a having the thickest thickness, the second gate oxide film 37b having a medium thickness thinner than the first gate oxide film 37a, and the first and second gate oxide films on one semiconductor substrate 31 are thus provided. A triple gate oxide film of the third gate oxide film 37c that is thinner than the thicknesses 37a and 37b may be formed.

도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 다중 게이트산화막 형성 방 법을 도시한 공정 단면도이다.3A to 3D are cross-sectional views illustrating a method of forming a multi-gate oxide film according to a second embodiment of the present invention.

도 3a에 도시된 바와 같이, 제1영역(Ⅰ), 제2영역(Ⅱ) 및 제3영역(Ⅲ)으로 구분된 반도체 기판(41) 상에 옥시나이트라이드(42)를 10Å∼200Å 두께로 형성한다. 예컨대, 옥시나이트라이드(42)는 NO, N2O, NH3, ND3(D는 중수소) 및 질소 라디칼(N radical)로 이루어진 그룹중에서 선택된 분위기에서 어닐(annealing) 또는 직접 산화시켜 형성하고, 이때, 어닐 및 산화는 300℃∼900℃에서 1분∼60분동안 진행한다. 예컨대, 반도체 기판(41) 상에 산화 공정을 통해 산화막을 성장시킨 후, NO, N2O, NH3, ND3(D는 중수소) 및 질소 라디칼(N radical)로 이루어진 그룹중에서 선택된 분위기에서 어닐 또는 직접 산화시켜 옥시나이트라이드(42)를 형성한다. 이때, 옥시나이트라이드(42)내의 질소 농도는 2%∼20%이며, 이와 같은 질소는 반도체 기판(31)과의 계면에 축적되어 있다.As shown in FIG. 3A, the oxynitride 42 is 10 Å to 200 된 thickness on the semiconductor substrate 41 divided into the first region I, the second region II, and the third region III. Form. For example, the oxynitride 42 is formed by annealing or directly oxidizing in an atmosphere selected from the group consisting of NO, N 2 O, NH 3 , ND 3 (D is deuterium) and nitrogen radicals, At this time, the annealing and oxidation proceed for 1 to 60 minutes at 300 ° C to 900 ° C. For example, after the oxide film is grown on the semiconductor substrate 41 through an oxidation process, it is annealed in an atmosphere selected from the group consisting of NO, N 2 O, NH 3 , ND 3 (D is deuterium) and nitrogen radicals. Or by direct oxidation to form oxynitride 42. At this time, the nitrogen concentration in the oxynitride 42 is 2% to 20%, and such nitrogen is accumulated at the interface with the semiconductor substrate 31.

도 3b에 도시된 바와 같이, 옥시나이트라이드(42) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제1영역(Ⅰ)을 오픈시키고 나머지 제2영역(Ⅱ)과 제3영역(Ⅲ)을 덮는 제1마스킹층(43)을 형성한다.As shown in FIG. 3B, a photosensitive film is coated on the oxynitride 42 and patterned by exposure and development to open the first region I and the remaining second region II and third region III. A covering first masking layer 43 is formed.

다음으로, 제1마스킹층(43)을 이온주입마스크로 이용하여 노출된 제1영역(Ⅰ)에 산화속도 감소용 이온(44)을 이온주입한다. 이때, 산화속도 감소용 이온(44)으로는 N 또는 N2를 이용한다. 여기서, 산화속도 감소용 이온(44)들의 도즈량은 1×1014cm-2∼1×1015cm-2로 하고, 이온주입에너지는 1keV∼20keV 범위이다.Next, using the first masking layer 43 as an ion implantation mask, ions 44 for reducing the oxidation rate are implanted into the exposed first region (I). At this time, N or N 2 is used as the ion 44 for reducing the oxidation rate. Here, the dose of the oxidation rate reducing ions 44 is 1 × 10 14 cm −2 to 1 × 10 15 cm −2 , and the ion implantation energy is in the range of 1 keV to 20 keV.

전술한 바와 같은 산화속도 증가용 이온(44)의 이온주입을 통해 옥시나이트 라이드(42) 아래의 반도체 기판(41)의 제1영역(Ⅰ) 표면에 소정 깊이 분포를 갖는 이온주입층(45)이 형성된다. 그리고, 산화속도 감소용 이온(44)의 이온주입시 반도체 기판(41) 표면이 손상되는 것을 옥시나이트라이드(42)가 억제하고 있으므로, 옥시나이트라이드(42)는 통상적으로 이온주입시 적용했던 희생산화막(screen oxide)의 역할을 대신할 수 있어 별도의 희생산화막 공정이 필요없다.The ion implantation layer 45 having a predetermined depth distribution on the surface of the first region I of the semiconductor substrate 41 under the oxynitride 42 through the ion implantation of the oxidation rate increasing ion 44 as described above. Is formed. In addition, since the oxynitride 42 inhibits the surface of the semiconductor substrate 41 from being damaged during ion implantation of the oxidation rate reducing ion 44, the oxynitride 42 is a sacrifice applied during ion implantation in general. It can take the role of an oxide (screen oxide) to eliminate the need for a separate sacrificial oxide process.

도 3c에 도시된 바와 같이, 제1마스킹층(43)을 제거한다. 이때, 제1마스킹층(43)의 제거는 산소 플라즈마(O2 plasma)를 이용한 건식식각법, H2SO4 를 이용한 습식식각법 또는 씨너(thinner)를 이용한 식각법을 이용한다.As shown in FIG. 3C, the first masking layer 43 is removed. In this case, the first masking layer 43 may be removed by using a dry etching method using an oxygen plasma (O 2 plasma), a wet etching method using H 2 SO 4 , or an etching method using a thinner.

다음에, 다시 감광막을 도포하고 노광 및 현상으로 패터닝하여 제3영역(Ⅲ)은 덮고 제1영역(Ⅰ)과 제2영역(Ⅱ)은 오픈시키는 제2마스킹층(46)을 형성한다.Next, a photosensitive film is applied again and patterned by exposure and development to form a second masking layer 46 covering the third region III and opening the first region I and the second region II.

다음에, 제2마스킹층(46)에 의해 노출된 제1영역(Ⅰ)과 제2영역(Ⅱ)의 옥시나이트라이드(42)를 습식 딥아웃(wet dip out)을 통해 제거한다. 이때, 습식 딥아웃시 이용되는 습식케미컬은 불산(HF) 계열 또는 BOE(Buffered Oxide Etchant) 계열을 이용한다.Next, the oxynitride 42 of the first region I and the second region II exposed by the second masking layer 46 is removed through a wet dip out. In this case, the wet chemical used in the wet deep out uses a hydrofluoric acid (HF) series or a buffered oxide etchant (BOE) series.

도 3d에 도시된 바와 같이, 제2 마스킹층(46)을 제거한다. 이때, 제2마스킹층(46)의 제거는 산소 플라즈마(O2 plasma)를 이용한 건식식각법, H2SO4를 이용한 습식식각법 또는 씨너(thinner)를 이용한 식각법을 이용한다.As shown in FIG. 3D, the second masking layer 46 is removed. In this case, the second masking layer 46 may be removed by using a dry etching method using an oxygen plasma (O 2 plasma), a wet etching method using H 2 SO 4 , or an etching method using a thinner.

전술한 바와 같이, 제2 마스킹층(46)의 제거후, 제1영역(Ⅰ)의 반도체 기판(41)은 옥시나이트라이드가 제거되어 이온주입층(45)이 노출되고, 제2영역(Ⅱ) 의 반도체 기판(41)은 옥시나이트라이드가 제거되어 노출되어 있으며, 제3영역(Ⅲ)의 반도체 기판(41) 상에는 옥시나이트라이드(42)가 잔류하고 있다.As described above, after the removal of the second masking layer 46, the oxynitride is removed from the semiconductor substrate 41 of the first region (I) to expose the ion implantation layer 45, and the second region (II). The oxynitride is removed and exposed to the semiconductor substrate 41 of), and the oxynitride 42 remains on the semiconductor substrate 41 of the third region (III).

이와 같이 표면 특성이 서로 다른 각각의 반도체 기판(41)을 산화시킨다. 이때, 산화속도 감소용 이온이 주입된 이온주입층(45)이 노출되어 있는 제1영역(Ⅰ)에서는 산화시 가장 속도가 느려 그 두께가 가장 얇은 제1게이트산화막(47a)이 형성되고, 반도체 기판(41)만이 노출된 제2영역(Ⅱ)에서는 산화속도가 가장 빨라 가장 두꺼운 제2게이트산화막(37b)이 형성되며, 옥시나이트라이드(42)가 잔류하는 제3영역(Ⅲ)에서는 중간 두께의 제3게이트산화막(47c)이 형성된다.In this manner, each semiconductor substrate 41 having different surface characteristics is oxidized. At this time, in the first region (I) in which the ion implantation layer 45 into which the ion for reducing the oxidation rate is injected is exposed, the first gate oxide layer 47a having the thinnest thickness is formed during the oxidation, and the semiconductor is formed. In the second region (II) where only the substrate 41 is exposed, the second gate oxide film 37b is formed with the fastest oxidation rate, and the middle region is formed in the third region (III) where the oxynitride 42 remains. A third gate oxide film 47c is formed.

여기서, 제1영역(Ⅰ)에 형성되는 제1게이트산화막(47a)이 두께가 가장 얇은 이유는, 이온주입층(45)내에 함유되어 있는 질소 원자가 산화속도를 지연시키기 때문이다. 그리고, 제3게이트산화막(47c)과 동일한 산화속도를 갖는다고 해도 제3게이트산화막(47c)이 옥시나이트라이드(42)를 재산화(re-oxidized)시킨 것이므로 제1게이트산화막(47a)이 제3게이트산화막(47c)보다도 더 얇다.The reason why the first gate oxide film 47a formed in the first region I is the thinnest is that the nitrogen atoms contained in the ion implantation layer 45 delay the oxidation rate. Even if the third gate oxide film 47c has the same oxidation rate as the third gate oxide film 47c, the third gate oxide film 47c is reoxidized to the oxynitride 42. It is thinner than the three-gate oxide film 47c.

따라서, 반도체 기판(41) 상에 가장 얇은 제1게이트산화막(47a), 가장 두꺼운 제2게이트산화막(47b), 제1게이트산화막(47a)과 제2게이트산화막(47b)의 중간 정도의 두께를 갖는 제3게이트산화막(47c)의 트리플 게이트산화막을 형성할 수 있다.Therefore, the thickness of the thinnest first gate oxide film 47a, the thickest second gate oxide film 47b, the first gate oxide film 47a, and the second gate oxide film 47b on the semiconductor substrate 41 is determined. A triple gate oxide film of the third gate oxide film 47c having can be formed.

도 4a 내지 도 4e는 본 발명의 제3실시예에 따른 다중 게이트산화막 형성 방법을 도시한 공정 단면도이다.4A to 4E are cross-sectional views illustrating a method of forming a multi-gate oxide film according to a third embodiment of the present invention.

도 4a에 도시된 바와 같이, 제1영역(Ⅰ), 제2영역(Ⅱ), 제3영역(Ⅲ) 및 제4 영역(Ⅳ)으로 구분된 반도체 기판(51) 상에 옥시나이트라이드(52)를 10Å∼200Å 두께로 형성한다. 예컨대, 옥시나이트라이드(52)는 NO, N2O, NH3, ND3(D는 중수소) 및 질소 라디칼(N radical)로 이루어진 그룹중에서 선택된 분위기에서 어닐(annealing) 또는 직접 산화시켜 형성하고, 이때, 어닐 및 산화는 300℃∼900℃에서 1분∼60분동안 진행한다. 예컨대, 반도체 기판(51) 상에 산화 공정을 통해 산화막을 성장시킨 후, NO, N2O, NH3, ND3(D는 중수소) 및 질소 라디칼(N radical)로 이루어진 그룹중에서 선택된 분위기에서 어닐 또는 직접 산화시켜 옥시나이트라이드(52)를 형성한다. 이때, 옥시나이트라이드(52)내의 질소 농도는 2%∼20%이며, 이와 같은 질소는 반도체 기판(51)과의 계면에 축적되어 있다.As shown in FIG. 4A, an oxynitride 52 is formed on a semiconductor substrate 51 divided into a first region I, a second region II, a third region III, and a fourth region IV. ) Is formed to a thickness of 10Å to 200Å. For example, oxynitride 52 is formed by annealing or direct oxidation in an atmosphere selected from the group consisting of NO, N 2 O, NH 3 , ND 3 (D is deuterium) and nitrogen radicals, At this time, the annealing and oxidation proceed for 1 to 60 minutes at 300 ° C to 900 ° C. For example, after the oxide film is grown on the semiconductor substrate 51 through an oxidation process, it is annealed in an atmosphere selected from the group consisting of NO, N 2 O, NH 3 , ND 3 (D is deuterium) and nitrogen radicals. Or directly oxidized to form oxynitride 52. At this time, the nitrogen concentration in the oxynitride 52 is 2% to 20%, and such nitrogen is accumulated at the interface with the semiconductor substrate 51.

도 4b에 도시된 바와 같이, 옥시나이트라이드(52) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제1영역(Ⅰ)을 오픈시키고 나머지 제2영역(Ⅱ), 제3영역(Ⅲ) 및 제4영역(Ⅳ)을 덮는 제1마스킹층(53a)을 형성한다.As shown in FIG. 4B, a photosensitive film is coated on the oxynitride 52 and patterned by exposure and development to open the first region I and the remaining second region II, third region III and The first masking layer 53a covering the fourth region IV is formed.

다음으로, 제1마스킹층(53a)을 이온주입마스크로 이용하여 노출된 제1영역(Ⅰ)에 산화속도 증가용 이온(54a)을 이온주입한다. 이때, 산화속도 증가용 이온(54a)으로는 O2, Si, Ge 또는 Ar 중에서 선택된 하나를 이용한다. 여기서, Si, Ge의 소스는 SiH4, SiF4, GeH4, GeF4이며, 이들 산화속도 증가용 이온(54a)들의 도즈량은 1×1014cm-2∼1×1015cm-2로 하고, 이온주입에너지는 1keV∼20keV 범위이다.Next, ions 54a for increasing the oxidation rate are implanted into the exposed first region I by using the first masking layer 53a as an ion implantation mask. In this case, one selected from O 2 , Si, Ge, or Ar is used as the ion rate 54a for increasing the oxidation rate. Here, the source of Si and Ge is SiH 4 , SiF 4 , GeH 4 , GeF 4 , and the dose of these ions 54a for increasing the oxidation rate is 1 × 10 14 cm -2 to 1 × 10 15 cm -2 . The ion implantation energy is in the range of 1 keV to 20 keV.

전술한 바와 같은 산화속도 증가용 이온(54a)의 이온주입을 통해 옥시나이트 라이드(52) 아래의 반도체 기판(51)의 제1영역(Ⅰ) 표면에 소정 깊이 분포를 갖는 제1이온주입층(55a)이 형성된다.The first ion implantation layer having a predetermined depth distribution on the surface of the first region (I) of the semiconductor substrate 51 under the oxynitride 52 through the ion implantation of the oxidation rate increasing ion 54a as described above ( 55a) is formed.

도 4c에 도시된 바와 같이, 제1마스킹층(53a)을 제거한 후, 옥시나이트라이드(52) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제2영역(Ⅱ)을 오픈시키고 나머지 영역들을 덮는 제2마스킹층(53b)을 형성한다.As shown in FIG. 4C, after removing the first masking layer 53a, a photoresist film is applied on the oxynitride 52 and patterned by exposure and development to open the second region II and cover the remaining regions. The second masking layer 53b is formed.

다음으로, 제2마스킹층(53b)을 이온주입마스크로 이용하여 노출된 제2영역(Ⅱ)에 산화속도 감소용 이온(54b)을 이온주입한다. 이때, 산화속도 감소용 이온(54b)으로는 N 또는 N2를 이용한다. 여기서, 산화속도 감소용 이온(54b)들의 도즈량은 1×1014cm-2∼1×1015cm-2로 하고, 이온주입에너지는 1keV∼20keV 범위이다.Next, the ionization rate reduction ion 54b is implanted into the exposed second region II using the second masking layer 53b as an ion implantation mask. At this time, N or N 2 is used as the ion reduction rate 54b. Here, the dose of the oxidation rate reducing ions 54b is 1 × 10 14 cm −2 to 1 × 10 15 cm −2 , and the ion implantation energy is in the range of 1 keV to 20 keV.

전술한 바와 같은 산화속도 감소용 이온(54b)의 이온주입을 통해 옥시나이트라이드(52) 아래의 반도체 기판(51)의 제2영역(Ⅱ) 표면에 소정 깊이 분포를 갖는 제2이온주입층(55b)이 형성된다.The second ion implantation layer having a predetermined depth distribution on the surface of the second region (II) of the semiconductor substrate 51 under the oxynitride 52 through the ion implantation of the oxidation rate reducing ion 54b as described above ( 55b) is formed.

도 4d에 도시된 바와 같이, 제2마스킹층(53b)을 제거한다. 이때, 제2마스킹층(53b)의 제거는 산소 플라즈마(O2 plasma)를 이용한 건식식각법, H2SO4를 이용한 습식식각법 또는 씨너(thinner)를 이용한 식각법을 이용한다.As shown in FIG. 4D, the second masking layer 53b is removed. In this case, the second masking layer 53b may be removed by using a dry etching method using an oxygen plasma (O 2 plasma), a wet etching method using H 2 SO 4 , or an etching method using a thinner.

다음에, 다시 감광막을 도포하고 노광 및 현상으로 패터닝하여 제4영역(Ⅳ)은 덮고 나머지 영역들을 오픈시키는 제3마스킹층(56)을 형성한다.Next, a photosensitive film is applied again and patterned by exposure and development to form a third masking layer 56 covering the fourth region IV and opening the remaining regions.

다음에, 제3마스킹층(56)에 의해 노출된 나머지 영역(Ⅰ,Ⅱ,Ⅲ)의 옥시나이트라이드(52)를 습식 딥아웃(wet dip out)을 통해 제거한다. 이때, 습식 딥아웃시 이용되는 습식케미컬은 불산(HF) 계열 또는 BOE(Buffered Oxide Etchant) 계열을 이용한다.Next, the oxynitride 52 of the remaining regions I, II, and III exposed by the third masking layer 56 is removed through a wet dip out. In this case, the wet chemical used in the wet deep out uses a hydrofluoric acid (HF) series or a buffered oxide etchant (BOE) series.

도 4e에 도시된 바와 같이, 제3마스킹층(56)을 제거한다. 이때, 제3마스킹층(56)의 제거는 산소 플라즈마(O2 plasma)를 이용한 건식식각법, H2SO4 를 이용한 습식식각법 또는 씨너(thinner)를 이용한 식각법을 이용한다.As shown in FIG. 4E, the third masking layer 56 is removed. In this case, the third masking layer 56 may be removed by using a dry etching method using an oxygen plasma (O 2 plasma), a wet etching method using H 2 SO 4 , or an etching method using a thinner.

전술한 바와 같이, 제3마스킹층(56)의 제거후, 제1영역(Ⅰ)의 반도체 기판(51)은 옥시나이트라이드가 제거되어 제1이온주입층(55a)이 노출되고, 제1영역(Ⅰ)의 반도체 기판(51)은 옥시나이트라이드가 제거되어 제2이온주입층(55b)이 노출되며, 제3영역(Ⅲ)의 반도체 기판(51)은 옥시나이트라이드가 제거되어 노출되어 있으며, 제4영역(Ⅳ)의 반도체 기판(51) 상에는 옥시나이트라이드(52)가 잔류하고 있다.As described above, after the removal of the third masking layer 56, the oxynitride is removed from the semiconductor substrate 51 of the first region (I) to expose the first ion implantation layer 55a and the first region. The oxynitride is removed from the semiconductor substrate 51 of (I) to expose the second ion implantation layer 55b, and the semiconductor substrate 51 of the third region (III) is exposed to remove the oxynitride. The oxynitride 52 remains on the semiconductor substrate 51 of the fourth region IV.

이와 같이 표면 특성이 서로 다른 각각의 반도체 기판(51)을 산화시킨다. 이때, 산화속도 증가용 이온이 주입된 제1이온주입층(55a)이 노출되어 있는 제1영역(Ⅰ)에서는 산화시 가장 속도가 빨라 가장 두꺼운 제1게이트산화막(57a)이 형성되고, 산화속도 감소용 이온이 주입된 제2이온주입층(55b)이 노출되어 있는 제2영역(Ⅱ)에서는 산화시 가장 속도가 느려 그 두께가 가장 얇은 제2게이트산화막(57b)이 형성된다. 그리고, 반도체 기판(51)만이 노출된 제3영역(Ⅲ)에서는 제2게이트산화막(57b)보다는 두껍고 제1게이트산화막(57a)보다는 얇은 제3게이트산화막(57c)이 형성되고, 옥시나이트라이드(52)가 잔류하는 제4영역(Ⅳ)에서는 제3게이트산화막보 다는 얇고 제2게이트산화막보다는 두꺼운 제4게이트산화막(57d)이 형성된다.In this manner, the semiconductor substrates 51 having different surface characteristics are oxidized. At this time, in the first region (I) in which the first ion implantation layer 55a into which the ion for increasing the oxidation rate is implanted is exposed, the thickest first gate oxide film 57a is formed at the highest rate during oxidation, and the oxidation rate is In the second region (II) in which the second ion implantation layer 55b into which the reducing ion is implanted is exposed, the second gate oxide film 57b is formed to have the smallest thickness during oxidation. In the third region (III) where only the semiconductor substrate 51 is exposed, a third gate oxide film 57c thicker than the second gate oxide film 57b and thinner than the first gate oxide film 57a is formed, and oxynitride ( In the fourth region (IV) where 52 remains, a fourth gate oxide film 57d thinner than the third gate oxide film and thicker than the second gate oxide film is formed.

여기서, 제1영역(Ⅰ)에 형성되는 제1게이트산화막(57a)이 두께가 가장 두꺼운 이유는, 제1이온주입층(55a)내에 함유되어 있는 산화속도용 이온들이 산화속도를 증가시키기 때문이며, 제2게이트산화막(57b)이 가장 두께가 얇은 이유는 제2이온주입층(55b)내에 함유되어 있는 질소 원자가 산화속도를 지연시키기 때문이다. 그리고, 제4게이트산화막(57d)과 동일한 산화속도를 갖는다고 해도 제4게이트산화막(57d)이 옥시나이트라이드(52)를 재산화(re-oxidized)시킨 것이므로 제2게이트산화막(57b)이 제4게이트산화막(57d)보다도 더 얇다.The reason why the first gate oxide film 57a formed in the first region I is thickest is that the ions for oxidation rate contained in the first ion implantation layer 55a increase the oxidation rate. The reason that the second gate oxide film 57b is the thinnest is that the nitrogen atoms contained in the second ion implantation layer 55b delay the oxidation rate. Even though the fourth gate oxide film 57d has the same oxidation rate as that of the fourth gate oxide film 57d, the second gate oxide film 57b is formed by reoxidizing the oxynitride 52. It is thinner than the four-gate oxide film 57d.

결국, 반도체 기판(51) 상에 서로 다른 두께를 갖는 네 개의 게이트산화막을 형성할 수 있다.As a result, four gate oxide films having different thicknesses may be formed on the semiconductor substrate 51.

도 5는 본 발명의 제1실시예에 따른 트리플 게이트산화막을 적용하여 다양한 소자를 온칩화한 반도체 기판을 도시한 도면이다.FIG. 5 illustrates a semiconductor substrate in which various devices are on-chip by applying a triple gate oxide film according to a first embodiment of the present invention.

도 5에 도시된 바와 같이, 저전압(Low Voltage; LV) pMOSFET, 중간전압(Medium Voltage; MV) nMOSFET 및 고전압(High Voltage; HV) nMOSFET가 형성될 하나의 반도체 기판(60)에 이들 MOSFET들을 분리시키기 위한 필드산화막(61)이 형성되고, 각 MOSFET는 서로 상이한 두께의 게이트산화막이 형성되어 있다.As shown in FIG. 5, these MOSFETs are separated on a single semiconductor substrate 60 on which a low voltage (LV) pMOSFET, a medium voltage (MV) nMOSFET and a high voltage (HV) nMOSFET are to be formed. The field oxide film 61 is formed, and each MOSFET is formed with a gate oxide film having a different thickness.

먼저, 고전압 nMOSFET에는 산화속도 증가용 이온을 주입한후 산화시킨 가장 두꺼운 제1트산화막(62a)이 형성되고, 중간전압 nMOSFET에는 단순히 반도체 기판(60) 표면을 산화시킨 중간 두께의 제2게이트산화막(62b)이 형성되며, 마지막으로 저전압 pMOSFET에는 옥시나이트라이드를 재산화시킨 가장 얇은 제3게이트산화 막(62c)이 형성되어 있다.First, the thickest first oxide film 62a is formed in the high voltage nMOSFET by implanting ions for increasing the oxidation rate, and then oxidizes the second gate oxide film in which the surface of the semiconductor substrate 60 is simply oxidized. 62b is formed, and finally, in the low voltage pMOSFET, the thinnest third gate oxide film 62c in which oxynitride is reoxidized is formed.

그리고, 제1게이트산화막(62a)과 제2게이트산화막(62b) 상에는 각각 n형 도펀트가 주입된 폴리실리콘의 n+ 폴리실리콘 게이트전극(63)과 하드마스크(64)의 적층막이 형성되고, pMOSFET의 제3게이트산화막(62c) 상에는 p형 도펀트가 주입된 폴리실리콘의 p+ 폴리실리콘 게이트전극(65)과 하드마스크(64)의 적층막이 형성되어 있다. 그리고, n+ 폴리실리콘 게이트전극(63)과 p+ 폴리실리콘 게이트전극(65)의 양측벽에 스페이서(66)가 형성된다.Then, on the first gate oxide film 62a and the second gate oxide film 62b, a stacked film of polysilicon n + polysilicon gate electrodes 63 and a hard mask 64 implanted with n-type dopants is formed, respectively, and a pMOSFET. On the third gate oxide film 62c, a laminated film of a polysilicon p + polysilicon gate electrode 65 and a hard mask 64 implanted with a p-type dopant is formed. The spacers 66 are formed on both sidewalls of the n + polysilicon gate electrode 63 and the p + polysilicon gate electrode 65.

여기서, n+ 폴리실리콘 게이트전극(63)과 p+ 폴리실리콘 게이트전극(65)은 일함수(workfunction)를 조절하기 위해서 각각 도펀트를 주입한 것이며, 폴리실리콘 게이트전극외에도 폴리실리콘막 상에 TiN, WN, TiAlN, TiSiN, TaN, TaSiN, MoN, W, MO 등의 금속막을 적층한 폴리메탈(poly metal) 게이트전극을 이용할 수도 있다.Herein, the n + polysilicon gate electrode 63 and the p + polysilicon gate electrode 65 are doped with dopants in order to adjust the work function, and in addition to the polysilicon gate electrode, TiN, A poly metal gate electrode in which metal films such as WN, TiAlN, TiSiN, TaN, TaSiN, MoN, W, and MO are stacked may be used.

특히, pMOSFET에서만 재산화시킨 옥시나이트라이드를 이용하므로 p+ 폴리실리콘 게이트전극(65)으로부터 보론이 반도체 기판(60)으로 침투하는 것을 방지할 수 있다. 만약, nMOSFET에도 옥시나이트라이드를 이용하면 질소 원자에 의해 오히려 소자의 성능(performance)이 저하되는데, 본 발명은 선택적인 영역에만 옥시나이트라이드를 형성할 수 있다. 이에 따라, 대칭적인 문턱전압의 CMOSFET를 형성할 수 있어 높은 성능과 저전압동작의 SOC를 구현할 수 있다.In particular, oxynitride reoxidized only in the pMOSFET can be used to prevent boron from penetrating into the semiconductor substrate 60 from the p + polysilicon gate electrode 65. If oxynitride is also used for the nMOSFET, the performance of the device is deteriorated by the nitrogen atom, but the present invention can form oxynitride only in the selective region. As a result, a symmetrical threshold voltage CMOSFET can be formed, so that a high performance and low voltage operation SOC can be realized.

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in Esau.

상술한 바와 같은 본 발명은 옥시나이트라이드를 이용하여 한 칩내에 다양한 두께의 게이트산화막을 형성할 수 있으므로 설계, 소자 및 공정의 마진을 넓힐 수 있으며, 다양한 제품들을 제조할 수 있는 효과가 있다.As described above, the present invention can form a gate oxide film having various thicknesses in one chip using oxynitride, thereby widening the margin of design, device, and process, and manufacturing various products.

Claims (9)

제1영역, 제2영역 및 제3영역으로 구분된 반도체 기판 상에 옥시나이트라이드를 형성하는 단계;Forming oxynitride on a semiconductor substrate divided into a first region, a second region, and a third region; 상기 반도체 기판의 제1영역에 산화속도 조절용 이온을 이온주입하는 단계;Implanting ions for controlling the oxidation rate into the first region of the semiconductor substrate; 상기 반도체 기판의 제1영역과 상기 제2영역 상의 옥시나이트라이드를 선택적으로 제거하여 상기 제3영역에만 상기 옥시나이트라이드를 잔류시키는 단계; 및Selectively removing oxynitride on the first region and the second region of the semiconductor substrate to leave the oxynitride only in the third region; And 상기 제1영역, 제2영역 및 상기 제3영역의 반도체 기판을 산화시켜 서로 다른 두께의 게이트산화막을 형성하는 단계Oxidizing the semiconductor substrates of the first region, the second region, and the third region to form gate oxide films having different thicknesses; 를 포함하는 다중 게이트산화막의 형성 방법.Method of forming a multi-gate oxide film comprising a. 제1항에 있어서,The method of claim 1, 상기 산화속도 조절용 이온을 이온주입하는 단계는,Injecting the ion for adjusting the oxidation rate, 산화속도 감소용 이온 또는 산화속도 증가용 이온을 이온주입하는 것을 특징으로 하는 다중 게이트산화막의 형성 방법.A method of forming a multi-gate oxide film, characterized by ion implantation of ions for decreasing oxidation rate or ions for increasing oxidation rate. 제2항에 있어서,The method of claim 2, 상기 산화속도 증가용 이온의 이온주입은,The ion implantation of the ion for increasing the oxidation rate, O2, Si, Ge 또는 Ar 중에서 선택된 하나를 1×1014cm-2∼1×1015cm -2의 도즈량과 1keV∼20keV의 이온주입에너지로 이온주입하는 것을 특징으로 하는 다중 게이트산화막의 형성 방법.Ion implantation of one selected from O 2 , Si, Ge or Ar with a dose of 1 × 10 14 cm -2 to 1 × 10 15 cm -2 and ion implantation energy of 1keV to 20keV Forming method. 제2항에 있어서,The method of claim 2, 상기 산화속도 감소용 이온의 이온주입은,Ion implantation of the ion for reducing the oxidation rate, N 또는 N2를 1×1014cm-2∼1×1015cm-2의 도즈량과 1keV∼20keV의 이온주입에너지로 이온주입하는 것을 특징으로 하는 다중 게이트산화막의 형성 방법.A method of forming a multi-gate oxide film comprising ion implantation of N or N 2 at a dose of 1 × 10 14 cm −2 to 1 × 10 15 cm −2 and ion implantation energy of 1 keV to 20 keV. 제1항에 있어서,The method of claim 1, 상기 제3영역에만 상기 옥시나이트라이드를 잔류시키는 단계는,Residing the oxynitride only in the third region, 불산계열 또는 BOE 계열의 습식케미컬을 이용하여 습식딥아웃하여 이루어지는 것을 특징으로 하는 다중 게이트산화막의 형성 방법.Method of forming a multi-gate oxide film, characterized in that the wet dip out using a hydrofluoric acid or BOE-based wet chemical. 제1영역, 제2영역, 제3영역 및 제4영역으로 구분된 반도체 기판 상에 옥시나 이트라이드를 형성하는 단계;Forming oxynitride on a semiconductor substrate divided into a first region, a second region, a third region, and a fourth region; 상기 반도체 기판의 제1영역에 산화속도 증가용 이온을 이온주입하는 단계;Implanting ions for increasing the oxidation rate into the first region of the semiconductor substrate; 상기 제2영역에 산화속도 감소용 이온을 이온주입하는 단계Implanting ions for reducing the oxidation rate into the second region 상기 반도체 기판의 제1영역, 제2영역 및 상기 제3영역 상의 옥시나이트라이드를 선택적으로 제거하여 상기 제4영역에만 상기 옥시나이트라이드를 잔류시키는 단계; 및Selectively removing oxynitride on the first region, the second region and the third region of the semiconductor substrate to leave the oxynitride only in the fourth region; And 상기 제1영역, 제2영역, 제3영역 및 상기 제4영역의 반도체 기판을 산화시켜 서로 다른 두께의 게이트산화막을 형성하는 단계Oxidizing the semiconductor substrates of the first region, the second region, the third region, and the fourth region to form gate oxide films having different thicknesses. 를 포함하는 다중 게이트산화막의 형성 방법.Method of forming a multi-gate oxide film comprising a. 제6항에 있어서,The method of claim 6, 상기 산화속도 증가용 이온을 이온주입하는 단계는,Injecting the ion for increasing the oxidation rate, O2, Si, Ge 또는 Ar 중에서 선택된 하나를 1×1014cm-2∼1×1015cm -2의 도즈량과 1keV∼20keV의 이온주입에너지로 이온주입하여 이루어지는 것을 특징으로 하는 다중 게이트산화막의 형성 방법.A multi-gate oxide film formed by ion implantation of one selected from O 2 , Si, Ge, or Ar with a dose of 1 × 10 14 cm -2 to 1 × 10 15 cm -2 and ion implantation energy of 1 keV to 20 keV Method of formation. 제6항에 있어서,The method of claim 6, 상기 산화속도 감소용 이온을 이온주입하는 단계는,Injecting the ion for reducing the oxidation rate, N 또는 N2를 1×1014cm-2∼1×1015cm-2의 도즈량과 1keV∼20keV의 이온주입에너지로 이온주입하여 이루어지는 것을 특징으로 하는 다중 게이트산화막의 형성 방법.A method of forming a multi-gate oxide film, wherein N or N 2 is ion-implanted at a dose of 1 × 10 14 cm −2 to 1 × 10 15 cm −2 and an ion implantation energy of 1 keV to 20 keV. 제6항에 있어서,The method of claim 6, 상기 제4영역에만 상기 옥시나이트라이드를 잔류시키는 단계는,Residing the oxynitride only in the fourth region, 불산계열 또는 BOE 계열의 습식케미컬을 이용하여 습식딥아웃하여 이루어지는 것을 특징으로 하는 다중 게이트산화막의 형성 방법.Method of forming a multi-gate oxide film, characterized in that the wet dip out using a hydrofluoric acid or BOE-based wet chemical.
KR1020020086368A 2002-12-30 2002-12-30 Method of forming multiple gate oxide KR100888201B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020086368A KR100888201B1 (en) 2002-12-30 2002-12-30 Method of forming multiple gate oxide

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020086368A KR100888201B1 (en) 2002-12-30 2002-12-30 Method of forming multiple gate oxide

Publications (2)

Publication Number Publication Date
KR20040059863A KR20040059863A (en) 2004-07-06
KR100888201B1 true KR100888201B1 (en) 2009-03-12

Family

ID=37351827

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020086368A KR100888201B1 (en) 2002-12-30 2002-12-30 Method of forming multiple gate oxide

Country Status (1)

Country Link
KR (1) KR100888201B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133164A (en) 1999-02-23 2000-10-17 Vantis Corporation Fabrication of oxide regions having multiple thicknesses using minimized number of thermal cycles
US6232244B1 (en) * 1997-12-18 2001-05-15 Advanced Micro Devices, Inc. Methodology for achieving dual gate oxide thicknesses
US6258673B1 (en) 1999-12-22 2001-07-10 International Business Machines Corporation Multiple thickness of gate oxide
KR20020054644A (en) * 2000-12-28 2002-07-08 박종섭 Manufacturing method for semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6232244B1 (en) * 1997-12-18 2001-05-15 Advanced Micro Devices, Inc. Methodology for achieving dual gate oxide thicknesses
US6133164A (en) 1999-02-23 2000-10-17 Vantis Corporation Fabrication of oxide regions having multiple thicknesses using minimized number of thermal cycles
US6258673B1 (en) 1999-12-22 2001-07-10 International Business Machines Corporation Multiple thickness of gate oxide
KR20020054644A (en) * 2000-12-28 2002-07-08 박종섭 Manufacturing method for semiconductor device

Also Published As

Publication number Publication date
KR20040059863A (en) 2004-07-06

Similar Documents

Publication Publication Date Title
US7968397B2 (en) Semiconductor device and method of manufacturing the same
US7164178B2 (en) Semiconductor device and method for manufacturing the same
US8390080B2 (en) Transistor with dopant-bearing metal in source and drain
EP1711959B1 (en) Transistor with doped gate dielectric and method of manufacturing the same
JP4271920B2 (en) Semiconductor device CMOS and method of manufacturing the same
KR100757026B1 (en) Method for fabricating semiconductor device
KR100611784B1 (en) Semiconductor device with multi-gate dielectric and method for manufacturing the same
KR100505068B1 (en) method of forming gate oxide layer in semiconductor device and method of gate electrode of the same
JPH01274475A (en) Manufacture of semiconductor device
JP2008277587A (en) Semiconductor device, and manufacturing method of semiconductor device
US20060170065A1 (en) Semiconductor device and method for fabricating the same
JP2005158998A (en) Manufacturing method of semiconductor device
US6087238A (en) Semiconductor device having reduced-width polysilicon gate and non-oxidizing barrier layer and method of manufacture thereof
KR100888201B1 (en) Method of forming multiple gate oxide
KR100703835B1 (en) Semiconductor device with dual polysilicon gate to prevent polysilicon depletion effect and method for manufacturing the same
KR20050009482A (en) Method of manufacturing a semiconductor device
JPH06268057A (en) Manufacture of semiconductor device
KR20030002256A (en) Method for manufacturing cmos
JPH0637106A (en) Manufacture of semiconductor device
KR100247693B1 (en) Method for manufacturing semiconductor device
KR20030093713A (en) Method for forming dual gate oxide
KR20030050595A (en) Method of fabricating semiconductor device with dual gate oxide
KR20030050680A (en) Method of fabricating semiconductor device with dual gate oxide
JP2004158806A (en) Method for manufacturing insulated gate field-effect transistor
JP2005252052A (en) Semiconductor device and its manufacturing method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee