KR100888201B1 - Method of forming multiple gate oxide - Google Patents
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Abstract
본 발명은 플라즈마질화법에 의한 듀얼 게이트산화막 기술의 한계를 극복하면서 단순한 공정을 통해 서로 상이한 게이트산화막 두께를 갖는 여러 소자를 한 칩내에 형성하는데 적합한 다중 게이트산화막 형성 방법을 제공하기 위한 것으로, 본 발명의 다중 게이트산화막 형성 방법은 제1영역, 제2영역 및 제3영역으로 구분된 반도체 기판 상에 옥시나이트라이드를 형성하는 단계, 상기 반도체 기판의 제1영역에 산화속도 증가용 이온 또는 산화속도 감소용 이온을 이온주입하는 단계, 상기 반도체 기판의 제1영역과 상기 제2영역 상의 옥시나이트라이드를 선택적으로 제거하여 상기 제3영역에만 상기 옥시나이트라이드를 잔류시키는 단계, 및 상기 제1영역, 제2영역 및 상기 제3영역의 반도체 기판을 산화시켜 서로 다른 두께의 게이트산화막을 형성하는 단계를 포함한다.
SUMMARY OF THE INVENTION The present invention is to provide a method for forming a multi-gate oxide film suitable for forming various devices having different gate oxide film thicknesses in one chip through a simple process while overcoming the limitations of the dual gate oxide film technology by the plasma nitridation method. The method of forming a multi-gate oxide film of the method comprises the steps of forming an oxynitride on a semiconductor substrate divided into a first region, a second region, and a third region, and reducing an ion or an oxidation rate for increasing an oxidation rate in a first region of the semiconductor substrate. Implanting ions of ions, selectively removing oxynitride on the first region and the second region of the semiconductor substrate to leave the oxynitride in only the third region, and the first region, the first region Forming a gate oxide film having a different thickness by oxidizing the semiconductor substrate of the second region and the third region And a system.
다중 게이트산화막, 듀얼 게이트산화막, 트리플 게이트산화막, 산화속도 증가용 이온, 산화속도 감소용 이온, 옥시나이트라이드Multi-gate oxide film, dual gate oxide film, triple gate oxide film, ion for increasing oxidation rate, ion for decreasing oxidation rate, oxynitride
Description
도 1a 내지 도 1c는 종래 기술에 따른 다중 게이트산화막의 형성 방법을 도시한 공정 단면도,1A to 1C are cross-sectional views illustrating a method of forming a multi-gate oxide film according to the prior art;
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 다중 게이트산화막 형성 방법을 도시한 공정 단면도,2A through 2D are cross-sectional views illustrating a method of forming a multi-gate oxide film according to a first embodiment of the present invention;
도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 다중 게이트산화막 형성 방법을 도시한 공정 단면도,3A to 3D are cross-sectional views illustrating a method of forming a multi-gate oxide film according to a second embodiment of the present invention;
도 4a 내지 도 4e는 본 발명의 제3실시예에 따른 다중 게이트산화막 형성 방법을 도시한 공정 단면도,4A to 4E are cross-sectional views illustrating a method of forming a multi-gate oxide film according to a third embodiment of the present invention;
도 5는 본 발명의 제1실시예에 따른 다중 게이트산화막을 적용하여 다양한 소자를 온칩화한 반도체 기판을 도시한 도면.FIG. 5 illustrates a semiconductor substrate in which various devices are on-chip by applying a multi-gate oxide film according to the first embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : 옥시나이트라이드31
33 : 제1마스킹층 34 : 산화속도 증가용 이온33: first masking layer 34: ion for increasing the oxidation rate
35 : 이온주입층 36 : 제2마스크층35
37a : 제1게이트산화막 37b : 제2게이트산화막
37a: first
37c : 제3게이트산화막
37c: third gate oxide film
본 발명은 반도체 제조 기술에 관한 것으로, 특히 다중 게이트 산화막(Multiple gate oxide)의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of forming a multiple gate oxide.
최근에는 다양한 제품들의 요구조건을 만족시키기 위해 여러 가지 목적에 맞는 소자들을 하나의 칩내에 형성한 SOC(System On Chip) 기술이 연구되고 있다. 이러한 SOC 기술에서는 각 소자의 동작 전압이 다른데, 이때 공정상 반드시 필요한 기술이 서로 상이한 두께를 갖는 게이트산화막을 형성하는 기술이다. 즉, 높은 전압이 걸리는 고전압소자에는 신뢰성 향상을 위해 두꺼운 게이트산화막이 필요하며, 소자의 동작 속도가 중요시되는 저전압소자에서는 얇은 게이트산화막이 사용되어야 한다.Recently, in order to satisfy the requirements of various products, SOC (System On Chip) technology in which devices for various purposes are formed in one chip has been studied. In such SOC technology, the operating voltage of each device is different, and the technology necessary for the process is a technique of forming a gate oxide film having a different thickness from each other. In other words, a thick gate oxide film is required for a high voltage device that requires high voltage, and a thin gate oxide film should be used in a low voltage device where the operation speed of the device is important.
이러한 요구 조건에 의해 개발된 것이 듀얼 게이트산화막(Dual gate oxide) 기술이다.Developed by these requirements, dual gate oxide technology.
이렇게 두 소자의 상이한 두께를 갖는 공정보다 한 칩내에 세 영역으로 구분되는 소자에 각 목적에 맞게 게이트산화막 두께를 조절하면 설계 및 소자의 마진뿐만 아니라 더욱 다양한 제품을 제조할 수 있다. 예를 들면, 고전압소자, 저전압 소자, 중간전압 소자의 세 영역에 각각 목적에 맞게 게이트산화막을 형성할 수 있다. Thus, by controlling the thickness of the gate oxide film according to the purpose of the device divided into three regions in one chip rather than a process having a different thickness of the two devices, it is possible to manufacture a variety of products as well as design and margin of the device. For example, a gate oxide film may be formed in three regions of a high voltage device, a low voltage device, and an intermediate voltage device according to the purpose.
따라서, 각 소자에 맞게 게이트산화막 두께를 달리하는 다중 게이트산화막(Multiple gate oxide) 기술이 요구되고 있다.Accordingly, there is a need for a multiple gate oxide technology having a different thickness of the gate oxide film for each device.
도 1a 내지 도 1c는 종래 기술에 따른 다중 게이트산화막의 형성 방법을 도시한 공정 단면도이다. 1A to 1C are cross-sectional views illustrating a method of forming a multi-gate oxide film according to the prior art.
도 1a에 도시된 바와 같이, 기판(10) 상에 기판(10)의 일부(16)를 노출시키는 레지스트패턴(12)을 형성한 후, 고밀도플라즈마질화(High density plasma nitridation)를 이용하여 기판(10)의 노출 표면에 옥시나이트라이드층 또는 얇은 질화층(18)을 형성한다.As shown in FIG. 1A, after the
도 1b에 도시된 바와 같이, 레지스트패턴(12)을 제거한다.As shown in FIG. 1B, the
도 1c에 도시된 바와 같이, 산화 공정을 진행하여 기판(10) 표면상에 두꺼운 실리콘산화막(20a)과 얇은 실리콘산화막(20b)의 듀얼 게이트산화막을 형성한다.As shown in FIG. 1C, an oxidation process is performed to form a dual gate oxide film of a thick
이때, 질화층(18)이 형성되어 있던 기판(10)의 표면(16)에는 질화층(18)에 의해 산화가 지연되어 얇은 실리콘산화막(20b)이 형성되고, 질화층(18)이 존재하지 않는 기판의 표면(14)에는 두꺼운 실리콘산화막(20a)이 형성된다.At this time, oxidation is delayed by the
전술한 종래 기술에서는 선택적으로 기판(10) 표면을 질화시키기 때문에 단지 듀얼 게이트산화막만 형성시킬 수 밖에 없는 단점이 있고, 이를 다중 게이트산화막 제조에 적용하기 위해서는 공정이 복잡해지는 문제가 있다.In the above-described prior art, since the surface of the
또한, 한 칩내에 세 영역으로 구분되는 소자에 각 목적에 맞게 게이트산화막 두께를 조절하면 설계 및 소자의 마진뿐 아니라 더욱 다양한 제품을 제조할 수 있으나, 다중 게이트산화막을 제조하기 위해서는 공정상 복잡하다는 단점이 있다. 또 한 높은 성능(performance)과 저전압 동작(low voltage operation)을 위해서는 nMOSFET와 pMOSFET에서 대칭 문턱전압(Symmetric threshold voltage)을 구현하는 것이 필수적이지만, 얇은 게이트산화막을 갖는 pMOSFET의 p+ 폴리실리콘 게이트전극에서의 보론 침투(Boron penetration)가 크게 문제가 되기 때문에 이에 대한 다중 게이트산화막 기술은 없는 실정이다.
In addition, by controlling the thickness of the gate oxide film for each purpose in the device divided into three regions within one chip, not only the design and the margin of the device can be manufactured, but also a wider range of products can be manufactured. There is this. It is also essential to achieve symmetric threshold voltages in nMOSFETs and pMOSFETs for high performance and low voltage operation, but in p + polysilicon gate electrodes of pMOSFETs with thin gate oxides. Since boron penetration is a major problem, there is no multi-gate oxide technology for this.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 질화법에 의한 듀얼 게이트산화막 기술의 한계를 극복하면서 단순한 공정을 통해 서로 상이한 게이트산화막 두께를 갖는 여러 소자를 한 칩내에 형성하는데 적합한 다중 게이트산화막 형성 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems of the prior art, and is suitable for forming a plurality of devices having different gate oxide film thicknesses in one chip through a simple process while overcoming the limitation of the dual gate oxide film technology by the nitriding method. It is an object of the present invention to provide a method for forming a multi-gate oxide film.
상기 목적을 달성하기 위한 본 발명의 다중 게이트산화막의 형성 방법은 제1영역, 제2영역 및 제3영역으로 구분된 반도체 기판 상에 옥시나이트라이드를 형성하는 단계, 상기 반도체 기판의 제1영역에 산화속도 조절용 이온을 이온주입하는 단계, 상기 반도체 기판의 제1영역과 상기 제2영역 상의 옥시나이트라이드를 선택적으로 제거하여 상기 제3영역에만 상기 옥시나이트라이드를 잔류시키는 단계, 및 상기 제1영역, 제2영역 및 상기 제3영역의 반도체 기판을 산화시켜 서로 다른 두께 의 게이트산화막을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 산화속도 조절용 이온을 이온주입하는 단계는, 산화속도 감소용 이온 또는 산화속도 증가용 이온을 이온주입하는 것을 특징으로 하며, 산화속도 증가용 이온을 주입하는 단계는 O2, Si, Ge 또는 Ar 중에서 선택된 하나를 1×1014cm-2∼1×1015 cm-2의 도즈량과 1keV∼20keV의 이온주입에너지로 이온주입하여 이루어지는 것을 특징으로 하며, 산화속도 감소용 이온을 이온주입하는 단계는, N 또는 N2를 1×1014cm-2∼1×10 15cm-2의 도즈량과 1keV∼20keV의 이온주입에너지로 이온주입하여 이루어지는 것을 특징으로 한다.In the method of forming the multi-gate oxide film of the present invention for achieving the above object, forming an oxynitride on a semiconductor substrate divided into a first region, a second region and a third region, the first region of the semiconductor substrate Implanting ions for controlling oxidation rate, selectively removing oxynitride on the first region and the second region of the semiconductor substrate, and leaving the oxynitride in only the third region; and And oxidizing the semiconductor substrate of the second region and the third region to form a gate oxide film having a different thickness, wherein the ion implantation of the oxidation rate control ion includes: Or ion implanting ions for increasing the oxidation rate, and implanting ions for increasing the oxidation rate is O 2 , Si, Ge, or Ar. And ion implantation of the selected one at a dose of 1 × 10 14 cm -2 to 1 × 10 15 cm -2 and an ion implantation energy of 1 keV to 20 keV. Is characterized in that N or N 2 is ion-implanted at a dose of 1 × 10 14 cm −2 to 1 × 10 15 cm -2 and an ion implantation energy of 1 keV to 20 keV.
또한, 본 발명의 다중 게이트산화막의 형성 방법은 제1영역, 제2영역, 제3영역 및 제4영역으로 구분된 반도체 기판 상에 옥시나이트라이드를 형성하는 단계, 상기 반도체 기판의 제1영역에 산화속도 증가용 이온을 이온주입하는 단계, 상기 제2영역에 산화속도 감소용 이온을 이온주입하는 단계, 상기 반도체 기판의 제1영역, 제2영역 및 상기 제3영역 상의 옥시나이트라이드를 선택적으로 제거하여 상기 제4영역에만 상기 옥시나이트라이드를 잔류시키는 단계, 및 상기 제1영역, 제2영역, 제3영역 및 상기 제4영역의 반도체 기판을 산화시켜 서로 다른 두께의 게이트산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the method of forming a multi-gate oxide film according to the present invention comprises the steps of forming an oxynitride on a semiconductor substrate divided into a first region, a second region, a third region and a fourth region, in the first region of the semiconductor substrate. Ion implanting ions for increasing the oxidation rate, ion implanting ions for reducing the oxidation rate in the second region, selectively oxynitride on the first region, the second region and the third region of the semiconductor substrate Removing the oxynitride to leave only the fourth region, and oxidizing the semiconductor substrates of the first region, the second region, the third region, and the fourth region to form gate oxide films having different thicknesses. Characterized in that it comprises a.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 다중 게이트산화막 형성 방법을 도시한 공정 단면도이다.2A to 2D are cross-sectional views illustrating a method of forming a multi-gate oxide film according to a first embodiment of the present invention.
도 2a에 도시된 바와 같이, 제1영역(Ⅰ), 제2영역(Ⅱ) 및 제3영역(Ⅲ)으로 구분된 반도체 기판(31) 상에 옥시나이트라이드(32)를 10Å∼200Å 두께로 형성한다. 예컨대, 옥시나이트라이드(32)는 NO, N2O, NH3, ND3(D는 중수소) 및 질소 라디칼(N radical)로 이루어진 그룹중에서 선택된 분위기에서 어닐(annealing) 또는 직접 산화시켜 형성하고, 이때, 어닐 및 산화는 300℃∼900℃에서 1분∼60분동안 진행한다. 예컨대, 반도체 기판(31) 상에 산화 공정을 통해 산화막을 성장시킨 후, NO, N2O, NH3, ND3(D는 중수소) 및 질소 라디칼(N radical)로 이루어진 그룹중에서 선택된 분위기에서 어닐 또는 직접 산화시켜 옥시나이트라이드(32)를 형성한다. 이때, 옥시나이트라이드(32)내의 질소 농도는 2%∼20%이며, 이와 같은 질소는 반도체 기판(31)과의 계면에 축적(pile up)되어 있다.As shown in FIG. 2A, the
도 2b에 도시된 바와 같이, 옥시나이트라이드(32) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제1영역(Ⅰ)을 오픈시키고 나머지 제2영역(Ⅱ)과 제3영역(Ⅲ)을 덮는 제1마스킹층(33)을 형성한다.As shown in FIG. 2B, a photosensitive film is coated on the
다음으로, 제1마스킹층(33)을 이온주입마스크로 이용하여 노출된 제1영역(Ⅰ)에 산화속도 증가용 이온(34)을 이온주입한다. 이때, 산화속도 증가용 이온(34)으로는 O2, Si, Ge 또는 Ar 중에서 선택된 하나를 이용한다. 여기서, Si, Ge의 소스 는 SiH4, SiF4, GeH4, GeF4이며, 이들 이온(34)들의 도즈량은 1×1014cm-2∼1×1015cm-2로 하고, 이온주입에너지는 1keV∼20keV 범위이다.Next, using the
전술한 바와 같은 산화속도 증가용 이온(34)의 이온주입을 통해 옥시나이트라이드(32) 아래의 반도체 기판(31)의 제1영역(Ⅰ) 표면에 소정 깊이 분포를 갖는 이온주입층(35)이 형성된다. 그리고, 산화속도 증가용 이온(34)의 이온주입시 반도체 기판(31) 표면이 손상되는 것을 옥시나이트라이드(32)가 억제하고 있으므로, 옥시나이트라이드(32)는 통상적으로 이온주입시 적용했던 희생산화막(screen oxide)의 역할을 대신할 수 있어 별도의 희생산화막 공정이 필요없다.The
도 2c에 도시된 바와 같이, 제1마스킹층(33)을 제거한다. 이때, 제1마스킹층(33)의 제거는 산소 플라즈마(O2 plasma)를 이용한 건식식각법, H2SO4
를 이용한 습식식각법 또는 씨너(thinner)를 이용한 식각법을 이용한다.As shown in FIG. 2C, the
다음에, 다시 감광막을 도포하고 노광 및 현상으로 패터닝하여 제3영역(Ⅲ)은 덮고 제1영역(Ⅰ)과 제2영역(Ⅱ)은 오픈시키는 제2마스킹층(36)을 형성한다.Next, a photosensitive film is applied again and patterned by exposure and development to form a
다음에, 제2마스킹층(36)에 의해 노출된 제1영역(Ⅰ)과 제2영역(Ⅱ)의 옥시나이트라이드(32)를 습식 딥아웃(wet dip out)을 통해 제거한다. 이때, 습식 딥아웃시 이용되는 습식케미컬은 불산(HF) 계열 또는 BOE(Buffered Oxide Etchant) 계열을 이용한다.Next, the
도 2d에 도시된 바와 같이, 제2 마스킹층(36)을 제거한다. 이때, 제2마스킹층(36)의 제거는 산소 플라즈마(O2 plasma)를 이용한 건식식각법, H2SO4를 이용한 습 식식각법 또는 씨너(thinner)를 이용한 식각법을 이용한다.As shown in FIG. 2D, the
전술한 바와 같이, 제2 마스킹층(36)의 제거후, 제1영역(Ⅰ)의 반도체 기판(31)은 옥시나이트라이드가 제거되어 이온주입층(35)이 노출되고, 제2영역(Ⅱ)의 반도체 기판(31)은 옥시나이트라이드가 제거되어 노출되어 있으며, 제3영역(Ⅲ)의 반도체 기판(31) 상에는 옥시나이트라이드(32)가 잔류하고 있다.As described above, after the removal of the
이와 같이 표면 특성이 서로 다른 각각의 반도체 기판(31)을 산화시킨다. 이때, 산화속도 증가용 이온이 주입된 이온주입층(35)이 노출되어 있는 제1영역(Ⅰ)에서는 산화시 가장 속도가 빨라 그 두께가 가장 두꺼운 제1게이트산화막(37a)이 형성되고, 반도체 기판(31)만이 노출된 제2영역(Ⅱ)에서는 중간두께의 제2게이트산화막(37b)이 형성되며, 옥시나이트라이드(32)가 잔류하는 제3영역(Ⅲ)에서는 두께가 가장 얇은 제3게이트산화막(37c)이 형성된다.In this way, each
여기서, 제3영역(Ⅲ)에 형성되는 제3게이트산화막(37c)이 두께가 가장 얇은 이유는, 옥시나이트라이드(32) 내에 함유되어 있는 질소 원자가 산화속도를 지연시키기 때문이다. 그리고, 제3게이트산화막(37c)은 재산화된 옥시나이트라이드(Re-oxidized oxynitride)이다.The reason why the third
따라서, 하나의 반도체 기판(31) 상에 가장 두꺼운 두께의 제1게이트산화막(37a), 제1게이트산화막(37a)보다 얇은 중간 두께의 제2게이트산화막(37b), 그리고 제1,2게이트산화막(37a,37b)보다 상대적으로 두께가 얇은 제3게이트산화막(37c)의 트리플(triple) 게이트산화막을 형성할 수 있다.Therefore, the first
도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 다중 게이트산화막 형성 방 법을 도시한 공정 단면도이다.3A to 3D are cross-sectional views illustrating a method of forming a multi-gate oxide film according to a second embodiment of the present invention.
도 3a에 도시된 바와 같이, 제1영역(Ⅰ), 제2영역(Ⅱ) 및 제3영역(Ⅲ)으로 구분된 반도체 기판(41) 상에 옥시나이트라이드(42)를 10Å∼200Å 두께로 형성한다. 예컨대, 옥시나이트라이드(42)는 NO, N2O, NH3, ND3(D는 중수소) 및 질소 라디칼(N radical)로 이루어진 그룹중에서 선택된 분위기에서 어닐(annealing) 또는 직접 산화시켜 형성하고, 이때, 어닐 및 산화는 300℃∼900℃에서 1분∼60분동안 진행한다. 예컨대, 반도체 기판(41) 상에 산화 공정을 통해 산화막을 성장시킨 후, NO, N2O, NH3, ND3(D는 중수소) 및 질소 라디칼(N radical)로 이루어진 그룹중에서 선택된 분위기에서 어닐 또는 직접 산화시켜 옥시나이트라이드(42)를 형성한다. 이때, 옥시나이트라이드(42)내의 질소 농도는 2%∼20%이며, 이와 같은 질소는 반도체 기판(31)과의 계면에 축적되어 있다.As shown in FIG. 3A, the
도 3b에 도시된 바와 같이, 옥시나이트라이드(42) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제1영역(Ⅰ)을 오픈시키고 나머지 제2영역(Ⅱ)과 제3영역(Ⅲ)을 덮는 제1마스킹층(43)을 형성한다.As shown in FIG. 3B, a photosensitive film is coated on the
다음으로, 제1마스킹층(43)을 이온주입마스크로 이용하여 노출된 제1영역(Ⅰ)에 산화속도 감소용 이온(44)을 이온주입한다. 이때, 산화속도 감소용 이온(44)으로는 N 또는 N2를 이용한다. 여기서, 산화속도 감소용 이온(44)들의 도즈량은 1×1014cm-2∼1×1015cm-2로 하고, 이온주입에너지는 1keV∼20keV 범위이다.Next, using the
전술한 바와 같은 산화속도 증가용 이온(44)의 이온주입을 통해 옥시나이트 라이드(42) 아래의 반도체 기판(41)의 제1영역(Ⅰ) 표면에 소정 깊이 분포를 갖는 이온주입층(45)이 형성된다. 그리고, 산화속도 감소용 이온(44)의 이온주입시 반도체 기판(41) 표면이 손상되는 것을 옥시나이트라이드(42)가 억제하고 있으므로, 옥시나이트라이드(42)는 통상적으로 이온주입시 적용했던 희생산화막(screen oxide)의 역할을 대신할 수 있어 별도의 희생산화막 공정이 필요없다.The
도 3c에 도시된 바와 같이, 제1마스킹층(43)을 제거한다. 이때, 제1마스킹층(43)의 제거는 산소 플라즈마(O2 plasma)를 이용한 건식식각법, H2SO4
를 이용한 습식식각법 또는 씨너(thinner)를 이용한 식각법을 이용한다.As shown in FIG. 3C, the
다음에, 다시 감광막을 도포하고 노광 및 현상으로 패터닝하여 제3영역(Ⅲ)은 덮고 제1영역(Ⅰ)과 제2영역(Ⅱ)은 오픈시키는 제2마스킹층(46)을 형성한다.Next, a photosensitive film is applied again and patterned by exposure and development to form a
다음에, 제2마스킹층(46)에 의해 노출된 제1영역(Ⅰ)과 제2영역(Ⅱ)의 옥시나이트라이드(42)를 습식 딥아웃(wet dip out)을 통해 제거한다. 이때, 습식 딥아웃시 이용되는 습식케미컬은 불산(HF) 계열 또는 BOE(Buffered Oxide Etchant) 계열을 이용한다.Next, the
도 3d에 도시된 바와 같이, 제2 마스킹층(46)을 제거한다. 이때, 제2마스킹층(46)의 제거는 산소 플라즈마(O2 plasma)를 이용한 건식식각법, H2SO4를 이용한 습식식각법 또는 씨너(thinner)를 이용한 식각법을 이용한다.As shown in FIG. 3D, the
전술한 바와 같이, 제2 마스킹층(46)의 제거후, 제1영역(Ⅰ)의 반도체 기판(41)은 옥시나이트라이드가 제거되어 이온주입층(45)이 노출되고, 제2영역(Ⅱ) 의 반도체 기판(41)은 옥시나이트라이드가 제거되어 노출되어 있으며, 제3영역(Ⅲ)의 반도체 기판(41) 상에는 옥시나이트라이드(42)가 잔류하고 있다.As described above, after the removal of the
이와 같이 표면 특성이 서로 다른 각각의 반도체 기판(41)을 산화시킨다. 이때, 산화속도 감소용 이온이 주입된 이온주입층(45)이 노출되어 있는 제1영역(Ⅰ)에서는 산화시 가장 속도가 느려 그 두께가 가장 얇은 제1게이트산화막(47a)이 형성되고, 반도체 기판(41)만이 노출된 제2영역(Ⅱ)에서는 산화속도가 가장 빨라 가장 두꺼운 제2게이트산화막(37b)이 형성되며, 옥시나이트라이드(42)가 잔류하는 제3영역(Ⅲ)에서는 중간 두께의 제3게이트산화막(47c)이 형성된다.In this manner, each
여기서, 제1영역(Ⅰ)에 형성되는 제1게이트산화막(47a)이 두께가 가장 얇은 이유는, 이온주입층(45)내에 함유되어 있는 질소 원자가 산화속도를 지연시키기 때문이다. 그리고, 제3게이트산화막(47c)과 동일한 산화속도를 갖는다고 해도 제3게이트산화막(47c)이 옥시나이트라이드(42)를 재산화(re-oxidized)시킨 것이므로 제1게이트산화막(47a)이 제3게이트산화막(47c)보다도 더 얇다.The reason why the first
따라서, 반도체 기판(41) 상에 가장 얇은 제1게이트산화막(47a), 가장 두꺼운 제2게이트산화막(47b), 제1게이트산화막(47a)과 제2게이트산화막(47b)의 중간 정도의 두께를 갖는 제3게이트산화막(47c)의 트리플 게이트산화막을 형성할 수 있다.Therefore, the thickness of the thinnest first
도 4a 내지 도 4e는 본 발명의 제3실시예에 따른 다중 게이트산화막 형성 방법을 도시한 공정 단면도이다.4A to 4E are cross-sectional views illustrating a method of forming a multi-gate oxide film according to a third embodiment of the present invention.
도 4a에 도시된 바와 같이, 제1영역(Ⅰ), 제2영역(Ⅱ), 제3영역(Ⅲ) 및 제4 영역(Ⅳ)으로 구분된 반도체 기판(51) 상에 옥시나이트라이드(52)를 10Å∼200Å 두께로 형성한다. 예컨대, 옥시나이트라이드(52)는 NO, N2O, NH3, ND3(D는 중수소) 및 질소 라디칼(N radical)로 이루어진 그룹중에서 선택된 분위기에서 어닐(annealing) 또는 직접 산화시켜 형성하고, 이때, 어닐 및 산화는 300℃∼900℃에서 1분∼60분동안 진행한다. 예컨대, 반도체 기판(51) 상에 산화 공정을 통해 산화막을 성장시킨 후, NO, N2O, NH3, ND3(D는 중수소) 및 질소 라디칼(N radical)로 이루어진 그룹중에서 선택된 분위기에서 어닐 또는 직접 산화시켜 옥시나이트라이드(52)를 형성한다. 이때, 옥시나이트라이드(52)내의 질소 농도는 2%∼20%이며, 이와 같은 질소는 반도체 기판(51)과의 계면에 축적되어 있다.As shown in FIG. 4A, an
도 4b에 도시된 바와 같이, 옥시나이트라이드(52) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제1영역(Ⅰ)을 오픈시키고 나머지 제2영역(Ⅱ), 제3영역(Ⅲ) 및 제4영역(Ⅳ)을 덮는 제1마스킹층(53a)을 형성한다.As shown in FIG. 4B, a photosensitive film is coated on the
다음으로, 제1마스킹층(53a)을 이온주입마스크로 이용하여 노출된 제1영역(Ⅰ)에 산화속도 증가용 이온(54a)을 이온주입한다. 이때, 산화속도 증가용 이온(54a)으로는 O2, Si, Ge 또는 Ar 중에서 선택된 하나를 이용한다. 여기서, Si, Ge의 소스는 SiH4, SiF4, GeH4, GeF4이며, 이들 산화속도 증가용 이온(54a)들의 도즈량은 1×1014cm-2∼1×1015cm-2로 하고, 이온주입에너지는 1keV∼20keV 범위이다.Next,
전술한 바와 같은 산화속도 증가용 이온(54a)의 이온주입을 통해 옥시나이트 라이드(52) 아래의 반도체 기판(51)의 제1영역(Ⅰ) 표면에 소정 깊이 분포를 갖는 제1이온주입층(55a)이 형성된다.The first ion implantation layer having a predetermined depth distribution on the surface of the first region (I) of the
도 4c에 도시된 바와 같이, 제1마스킹층(53a)을 제거한 후, 옥시나이트라이드(52) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제2영역(Ⅱ)을 오픈시키고 나머지 영역들을 덮는 제2마스킹층(53b)을 형성한다.As shown in FIG. 4C, after removing the
다음으로, 제2마스킹층(53b)을 이온주입마스크로 이용하여 노출된 제2영역(Ⅱ)에 산화속도 감소용 이온(54b)을 이온주입한다. 이때, 산화속도 감소용 이온(54b)으로는 N 또는 N2를 이용한다. 여기서, 산화속도 감소용 이온(54b)들의 도즈량은 1×1014cm-2∼1×1015cm-2로 하고, 이온주입에너지는 1keV∼20keV 범위이다.Next, the ionization
전술한 바와 같은 산화속도 감소용 이온(54b)의 이온주입을 통해 옥시나이트라이드(52) 아래의 반도체 기판(51)의 제2영역(Ⅱ) 표면에 소정 깊이 분포를 갖는 제2이온주입층(55b)이 형성된다.The second ion implantation layer having a predetermined depth distribution on the surface of the second region (II) of the
도 4d에 도시된 바와 같이, 제2마스킹층(53b)을 제거한다. 이때, 제2마스킹층(53b)의 제거는 산소 플라즈마(O2 plasma)를 이용한 건식식각법, H2SO4를 이용한 습식식각법 또는 씨너(thinner)를 이용한 식각법을 이용한다.As shown in FIG. 4D, the
다음에, 다시 감광막을 도포하고 노광 및 현상으로 패터닝하여 제4영역(Ⅳ)은 덮고 나머지 영역들을 오픈시키는 제3마스킹층(56)을 형성한다.Next, a photosensitive film is applied again and patterned by exposure and development to form a
다음에, 제3마스킹층(56)에 의해 노출된 나머지 영역(Ⅰ,Ⅱ,Ⅲ)의 옥시나이트라이드(52)를 습식 딥아웃(wet dip out)을 통해 제거한다. 이때, 습식 딥아웃시 이용되는 습식케미컬은 불산(HF) 계열 또는 BOE(Buffered Oxide Etchant) 계열을 이용한다.Next, the
도 4e에 도시된 바와 같이, 제3마스킹층(56)을 제거한다. 이때, 제3마스킹층(56)의 제거는 산소 플라즈마(O2 plasma)를 이용한 건식식각법, H2SO4
를 이용한 습식식각법 또는 씨너(thinner)를 이용한 식각법을 이용한다.As shown in FIG. 4E, the
전술한 바와 같이, 제3마스킹층(56)의 제거후, 제1영역(Ⅰ)의 반도체 기판(51)은 옥시나이트라이드가 제거되어 제1이온주입층(55a)이 노출되고, 제1영역(Ⅰ)의 반도체 기판(51)은 옥시나이트라이드가 제거되어 제2이온주입층(55b)이 노출되며, 제3영역(Ⅲ)의 반도체 기판(51)은 옥시나이트라이드가 제거되어 노출되어 있으며, 제4영역(Ⅳ)의 반도체 기판(51) 상에는 옥시나이트라이드(52)가 잔류하고 있다.As described above, after the removal of the
이와 같이 표면 특성이 서로 다른 각각의 반도체 기판(51)을 산화시킨다. 이때, 산화속도 증가용 이온이 주입된 제1이온주입층(55a)이 노출되어 있는 제1영역(Ⅰ)에서는 산화시 가장 속도가 빨라 가장 두꺼운 제1게이트산화막(57a)이 형성되고, 산화속도 감소용 이온이 주입된 제2이온주입층(55b)이 노출되어 있는 제2영역(Ⅱ)에서는 산화시 가장 속도가 느려 그 두께가 가장 얇은 제2게이트산화막(57b)이 형성된다. 그리고, 반도체 기판(51)만이 노출된 제3영역(Ⅲ)에서는 제2게이트산화막(57b)보다는 두껍고 제1게이트산화막(57a)보다는 얇은 제3게이트산화막(57c)이 형성되고, 옥시나이트라이드(52)가 잔류하는 제4영역(Ⅳ)에서는 제3게이트산화막보 다는 얇고 제2게이트산화막보다는 두꺼운 제4게이트산화막(57d)이 형성된다.In this manner, the
여기서, 제1영역(Ⅰ)에 형성되는 제1게이트산화막(57a)이 두께가 가장 두꺼운 이유는, 제1이온주입층(55a)내에 함유되어 있는 산화속도용 이온들이 산화속도를 증가시키기 때문이며, 제2게이트산화막(57b)이 가장 두께가 얇은 이유는 제2이온주입층(55b)내에 함유되어 있는 질소 원자가 산화속도를 지연시키기 때문이다. 그리고, 제4게이트산화막(57d)과 동일한 산화속도를 갖는다고 해도 제4게이트산화막(57d)이 옥시나이트라이드(52)를 재산화(re-oxidized)시킨 것이므로 제2게이트산화막(57b)이 제4게이트산화막(57d)보다도 더 얇다.The reason why the first
결국, 반도체 기판(51) 상에 서로 다른 두께를 갖는 네 개의 게이트산화막을 형성할 수 있다.As a result, four gate oxide films having different thicknesses may be formed on the
도 5는 본 발명의 제1실시예에 따른 트리플 게이트산화막을 적용하여 다양한 소자를 온칩화한 반도체 기판을 도시한 도면이다.FIG. 5 illustrates a semiconductor substrate in which various devices are on-chip by applying a triple gate oxide film according to a first embodiment of the present invention.
도 5에 도시된 바와 같이, 저전압(Low Voltage; LV) pMOSFET, 중간전압(Medium Voltage; MV) nMOSFET 및 고전압(High Voltage; HV) nMOSFET가 형성될 하나의 반도체 기판(60)에 이들 MOSFET들을 분리시키기 위한 필드산화막(61)이 형성되고, 각 MOSFET는 서로 상이한 두께의 게이트산화막이 형성되어 있다.As shown in FIG. 5, these MOSFETs are separated on a
먼저, 고전압 nMOSFET에는 산화속도 증가용 이온을 주입한후 산화시킨 가장 두꺼운 제1트산화막(62a)이 형성되고, 중간전압 nMOSFET에는 단순히 반도체 기판(60) 표면을 산화시킨 중간 두께의 제2게이트산화막(62b)이 형성되며, 마지막으로 저전압 pMOSFET에는 옥시나이트라이드를 재산화시킨 가장 얇은 제3게이트산화 막(62c)이 형성되어 있다.First, the thickest first oxide film 62a is formed in the high voltage nMOSFET by implanting ions for increasing the oxidation rate, and then oxidizes the second gate oxide film in which the surface of the
그리고, 제1게이트산화막(62a)과 제2게이트산화막(62b) 상에는 각각 n형 도펀트가 주입된 폴리실리콘의 n+ 폴리실리콘 게이트전극(63)과 하드마스크(64)의 적층막이 형성되고, pMOSFET의 제3게이트산화막(62c) 상에는 p형 도펀트가 주입된 폴리실리콘의 p+ 폴리실리콘 게이트전극(65)과 하드마스크(64)의 적층막이 형성되어 있다. 그리고, n+ 폴리실리콘 게이트전극(63)과 p+ 폴리실리콘 게이트전극(65)의 양측벽에 스페이서(66)가 형성된다.Then, on the first gate oxide film 62a and the second gate oxide film 62b, a stacked film of polysilicon n +
여기서, n+ 폴리실리콘 게이트전극(63)과 p+ 폴리실리콘 게이트전극(65)은 일함수(workfunction)를 조절하기 위해서 각각 도펀트를 주입한 것이며, 폴리실리콘 게이트전극외에도 폴리실리콘막 상에 TiN, WN, TiAlN, TiSiN, TaN, TaSiN, MoN, W, MO 등의 금속막을 적층한 폴리메탈(poly metal) 게이트전극을 이용할 수도 있다.Herein, the n +
특히, pMOSFET에서만 재산화시킨 옥시나이트라이드를 이용하므로 p+ 폴리실리콘 게이트전극(65)으로부터 보론이 반도체 기판(60)으로 침투하는 것을 방지할 수 있다. 만약, nMOSFET에도 옥시나이트라이드를 이용하면 질소 원자에 의해 오히려 소자의 성능(performance)이 저하되는데, 본 발명은 선택적인 영역에만 옥시나이트라이드를 형성할 수 있다. 이에 따라, 대칭적인 문턱전압의 CMOSFET를 형성할 수 있어 높은 성능과 저전압동작의 SOC를 구현할 수 있다.In particular, oxynitride reoxidized only in the pMOSFET can be used to prevent boron from penetrating into the
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
상술한 바와 같은 본 발명은 옥시나이트라이드를 이용하여 한 칩내에 다양한 두께의 게이트산화막을 형성할 수 있으므로 설계, 소자 및 공정의 마진을 넓힐 수 있으며, 다양한 제품들을 제조할 수 있는 효과가 있다.As described above, the present invention can form a gate oxide film having various thicknesses in one chip using oxynitride, thereby widening the margin of design, device, and process, and manufacturing various products.
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KR20020054644A (en) * | 2000-12-28 | 2002-07-08 | 박종섭 | Manufacturing method for semiconductor device |
-
2002
- 2002-12-30 KR KR1020020086368A patent/KR100888201B1/en not_active IP Right Cessation
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US6258673B1 (en) | 1999-12-22 | 2001-07-10 | International Business Machines Corporation | Multiple thickness of gate oxide |
KR20020054644A (en) * | 2000-12-28 | 2002-07-08 | 박종섭 | Manufacturing method for semiconductor device |
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