KR100225383B1 - Method of manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소자 분리막이 구비된 반도체 기판을 제공하는 단계; 전체 상부에 게이트 산화막 및 폴리실리콘막을 적층하는 단계; 상기 폴리실리콘막 및 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계; 상기 반도체 기판의 소정 영역에 감광막 패턴을 형성하는 단계; 상기 감광막이 형성되지 않은 기판 영역에 소정 불순물을 이온 주입하는 단계; 상기 불순물이 이온 주입된 기판 영역을 열처리하여 게이트 산화막을 성장시키는 단계; 상기 게이트 전극의 측벽에 제1스페이서를 형성하는 단계; 상기 게이트 산화막이 성장된 부분에만 습식 산화 공정을 실시하는 단계; 상기 게이트 전극의 측벽에 제2스페이서를 형성하는 단계; 및 상기 게이트 전극의 양측 기판 영역에 불순물을 이온 주입하여 소오스/드레인 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention relates to a method for manufacturing a semiconductor device, comprising the steps of: providing a semiconductor substrate provided with a device isolation film; Stacking a gate oxide film and a polysilicon film on the whole; Etching the polysilicon layer and the gate oxide layer to form a gate electrode; Forming a photoresist pattern on a predetermined region of the semiconductor substrate; Implanting predetermined impurities into a region of the substrate where the photoresist film is not formed; Heat-treating the substrate region into which the impurities are ion-implanted to grow a gate oxide film; Forming a first spacer on a sidewall of the gate electrode; Performing a wet oxidation process only on the portion where the gate oxide film is grown; Forming a second spacer on sidewalls of the gate electrode; And forming a source / drain junction region by ion implanting impurities into both substrate regions of the gate electrode.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 고전압의 인가로 인하여 소자가 파괴되는 것을 방지하는 듀얼 게이트 산화막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a dual gate oxide film which prevents the device from being destroyed by the application of a high voltage.
일반적으로, 반도체 소자의 공급되는 전압은 소자의 신뢰성 문제로 인하여 소자의 디자인 룰이 감소할수록 낮아지는 경향이 있다. 그러나, 주변 반도체 칩들간의 호환성 문제로 인하여 전압 공급 장치 및 입·출력(I/O) 패드에서 고전압이 인가되는 경우가 흔히 발생된다.In general, the supply voltage of the semiconductor device tends to decrease as the design rule of the device decreases due to reliability problems of the device. However, high voltages are often applied to the voltage supply device and the input / output (I / O) pads due to compatibility problems between peripheral semiconductor chips.
따라서, 종래에는 고전압을 공급받는 I/O 및 소자의 게이트 산화막 두께를 저전압을 공급받는 부분보다 더 두껍게 하였다. 즉, 소자 분리막이 형성된 반도체 기판 상에 일정한 두께의 게이트 산화막을 성장시킨 다음, 저전압이 공급되는 부분의 게이트 산화막을 습식 식각하고, 전체 상부에 재차 게이트 산화막을 성장시켜 게이트 산화막의 두께가 서로 다른 튜얼 게이트 산화막을 형성하였다.Therefore, in the related art, the gate oxide film thickness of the I / O and the device which are supplied with the high voltage is made thicker than the part which is supplied with the low voltage. That is, a gate oxide film having a constant thickness is grown on a semiconductor substrate on which the device isolation layer is formed, and then the gate oxide film of the portion where the low voltage is supplied is wet-etched, and the gate oxide film is grown on the entire upper portion again, and the gate oxide films have different thicknesses. A gate oxide film was formed.
자세하게, 종래 기술에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법을 제1a도 내지 제1c도를 참조하여 설명하면 다음과 같다.In detail, a method of forming a dual gate oxide film of a semiconductor device according to the related art will be described with reference to FIGS. 1A through 1C.
제1a도를 참조하면, 소자와 소자 사이를 분리하기 위한 소자 분리막(2)들이 형성된 반도체 기판(1)상에 소정 두께의 제1게이트 산화막(3)을 형성한다. 그리고나서, 반도체 기판(1)의 소정 영역, 즉, 고전압이 공급되는 A부분에 감광막 패턴(4)을 형성한다.Referring to FIG. 1A, a first gate oxide film 3 having a predetermined thickness is formed on a semiconductor substrate 1 on which device isolation films 2 are formed to separate devices from each other. Then, the photosensitive film pattern 4 is formed in the predetermined area | region of the semiconductor substrate 1, ie, the A part to which high voltage is supplied.
제1b도를 참조하면, 상기 감광막 패턴(4)을 식각 마스크로 하여 저전압이 공급되는 노출된 B부분의 게이트 산화막(3)을 습식 식각한 후, 감광막 패턴(4)을 제거하고, 통상의 방법으로 전체 상부에 소정 두께의 제2게이트 산화막(5)을 형성한다.Referring to FIG. 1B, after wet etching the gate oxide film 3 of the exposed portion B to which a low voltage is supplied using the photoresist pattern 4 as an etching mask, the photoresist pattern 4 is removed, and the conventional method is performed. Thus, the second gate oxide film 5 having a predetermined thickness is formed over the entire portion.
제1c도를 참조하면, 전체 상부에 게이트 전극용 폴리실리콘막(6)을 형성하고, 이어서, 상기 폴리실리콘막(6) 및 제1 및 제2 게이트 산화막(3, 5)을 식각하여 게이트 전극을 형성한다. 이 결과, 고전압이 공급되는 A부분의 게이트 전극 부분에서는 두꺼운 게이트 산화막(6a)을 갖게 되고, 저전압이 공급되는 B부분의 게이트 전극부분에서는 상대적으로 얇은 게이트 산화막(6b)을 갖는 듀얼 게이트 산화막이 형성된다.Referring to FIG. 1C, the polysilicon film 6 for the gate electrode is formed on the entire top, and then the polysilicon film 6 and the first and second gate oxide films 3 and 5 are etched. To form. As a result, a thick gate oxide film 6a is formed in the gate electrode portion of the A portion to which the high voltage is supplied, and a dual gate oxide film having a relatively thin gate oxide film 6b is formed in the gate electrode portion of the B portion to which the low voltage is supplied. do.
그러나, 상기와 같은 종래 기술은, 감광막 마스크를 게이트 산화막 상에 직접 형성하기 때문에 그 특성이 저하되는 문제점이 있으며, 또한, 게이트 산화막의 식각시 기판의 불순물 도핑 프로파일(profile)이 변하게 되어 소자의 특성이 변하게 되는 문제점이 있었다.However, the prior art as described above has a problem in that its characteristic is degraded since the photoresist mask is directly formed on the gate oxide film, and the impurity doping profile of the substrate is changed when the gate oxide film is etched. There was this changing issue.
따라서, 본 발명은, 플루오린의 이온 주입 및 열처리 공정으로 듀얼 게이트 산화막을 형성하고, 또한, 습식 산화 공정으로 이용하여 상기 게이트 산화막이 성장된 게이트 전극을 GGO(graded gate oxide)로 만듦으로써, 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.Accordingly, the present invention provides a device by forming a dual gate oxide film by fluorine ion implantation and heat treatment, and by using a wet oxidation process to form a gate electrode on which the gate oxide film is grown into a graded gate oxide (GGO). It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of improving the reliability of the semiconductor device.
제1a도 내지 제1c도는 종래 기술에 따라 듀얼 게이트 산화막 형성 방법을 설명하기 위한 단면도.1A to 1C are cross-sectional views illustrating a method of forming a dual gate oxide film according to the prior art.
제2a도 내지 제2e도는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.2A to 2E are cross-sectional views for explaining the method for manufacturing a semiconductor device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 반도체 기판 12 : 소자 분리막11 semiconductor substrate 12 device isolation film
13 : 게이트 산화막 13a : 두꺼운 게이트 산화막13 gate oxide film 13a thick gate oxide film
13b : 얇은 게이트 산화막 14 : 폴리실리콘막13b: thin gate oxide film 14: polysilicon film
15 : 감광막 16 : 제1스페이서15 photosensitive film 16: first spacer
17 : 질화막 18 : 제2스페이서17 nitride film 18 second spacer
A : 고전압 공급 영역 B : 저전압 공급 영역A: high voltage supply area B: low voltage supply area
상기와 같은 목적은, 소자 분리막이 구비된 반도체 기판을 제공하는 단계; 전체 상부에 게이트 산화막 및 폴리실리콘막을 적층하는 단계; 상기 폴리실리콘막 및 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계; 상기 반도체 기판의 소정 영역에 감광막 패턴을 형성하는 단계; 상기 감광막이 형성되지 않은 기판 영역에 소정 불순물을 이온 주입하는 단계; 상기 불순물이 이온 주입된 기판 영역을 열처리하여 게이트 산화막을 성장시키는 단계; 상기 게이트 전극의 측벽에 제1스페이서를 형성하는 단계; 상기 게이트 산화막이 성장된 부분에만 습식 산화 공정을 실시하는 단계; 상기 게이트 전극의 측벽에 제2 스페이서를 형성하는 단계; 및 상기 게이트 전극의 양측 기판 영역에 불순물을 이온 주입하여 소오스/드레인 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 본 발명에 따른 반도체 소자의 제조 방법에 의하여 달성된다.The above object is to provide a semiconductor substrate provided with a device isolation film; Stacking a gate oxide film and a polysilicon film on the whole; Etching the polysilicon layer and the gate oxide layer to form a gate electrode; Forming a photoresist pattern on a predetermined region of the semiconductor substrate; Implanting predetermined impurities into a region of the substrate where the photoresist film is not formed; Heat-treating the substrate region into which the impurities are ion-implanted to grow a gate oxide film; Forming a first spacer on a sidewall of the gate electrode; Performing a wet oxidation process only on the portion where the gate oxide film is grown; Forming a second spacer on sidewalls of the gate electrode; And ion-implanting impurities into both substrate regions of the gate electrode to form a source / drain junction region.
본 발명에 따르면, 고전압이 공급되는 게이트 전극에 플루오린의 이온 주입 및 열처리 공정으로 효과적으로 게이트 산화막의 두께를 증가시킬 수 있다.According to the present invention, the thickness of the gate oxide film can be effectively increased by ion implantation and heat treatment of fluorine in the gate electrode to which a high voltage is supplied.
[실시예]EXAMPLE
이하, 제2a도 내지 제2e도를 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to FIGS. 2A to 2E.
제2a도를 참조하면, 반도체 기판(11)의 소정 부분에 공지의 방법으로 소자와 소자 사이를 분리하기 위한 소자 분리막(12)을 형성하고, 전체 상부에 소정 두께의 제1 게이트 산화막(13) 및 게이트 전극용 폴리실리콘막(14)을 순차적으로 형성한다.Referring to FIG. 2A, an isolation layer 12 for separating an element from an element is formed on a predetermined portion of the semiconductor substrate 11, and the first gate oxide layer 13 having a predetermined thickness is formed over the entire portion. And the polysilicon film 14 for the gate electrode is sequentially formed.
제2b도를 참조하면, 상기 폴리실리콘막(14) 및 제1게이트 산화막(13)을 식각하여 게이트 전극을 형성하고, 전체 상부에 감광막을 도포, 노광 및 현상하여 저전압이 공급되는 B부분에 감광막 패턴(15)을 형성한다. 그리고 나서, 상기 감광막 패턴(15)이 형성되지 않은 부분, 즉, 고전압이 공급되는 A부분에 플루오린을 이온 주입한다.Referring to FIG. 2B, the polysilicon film 14 and the first gate oxide film 13 are etched to form a gate electrode, and the photoresist film is applied, exposed, and developed over the entire upper portion of the photoresist film B to supply a low voltage. The pattern 15 is formed. Then, fluorine is ion-implanted into a portion where the photoresist pattern 15 is not formed, that is, a portion to which a high voltage is supplied.
제2c도를 참조하면, 고전압이 공급되는 A부분에만 플루오린이 이온 주입된 상기 결과물에 폴리 산화 공정을 실시한 후, 상기 감광막 패턴(15)을 제거한다. 이때, 플루오린은 게이트 산화막 내로 침투하여 게이트 산화막 내부의 Si-O 결합을 끊는다. 이 결과, 끊어진 산소는 게이트 산화막과 실리콘, 게이트 산화막과 폴리실리콘의 경계면으로 확산해 들어가면서, 새로운 추가적인 게이트 산화막을 형성하게 됨으로써, 플루오린이 이온 주입된 A부분에서는 상대적으로 두꺼운 게이트 산화막(13a)이 형성되고, 플루오린이 주입되지 않은 부분에서는 게이트 산화막(13b)의 두께가 변화되지 않는다.Referring to FIG. 2C, the photoresist pattern 15 is removed after performing a poly-oxidation process on the resultant product in which fluorine is ion-implanted only in the portion A to which a high voltage is supplied. At this time, fluorine penetrates into the gate oxide film and breaks the Si-O bond inside the gate oxide film. As a result, the broken oxygen diffuses into the interface between the gate oxide film and the silicon, the gate oxide film and the polysilicon, and forms a new additional gate oxide film, whereby a relatively thick gate oxide film 13a is formed in the A portion where fluorine is ion implanted. The thickness of the gate oxide film 13b does not change in the portion where fluorine is not injected.
한편, 이러한 플루오린 이온 주입 공정 및 폴리 산화 공정에 의한 게이트 산화막의 형성 공정은 종래 기술에서처럼 게이트 산화막 상에 감광막 패턴을 형성하지 않기 때문에 상기 게이트 산화막의 특성을 저하시키지 않으며, 또한, 게이트 산화막이 식각 공정으로 인한 기판의 불순물 도핑 프로파일도 변화시키지 않는다.On the other hand, the formation process of the gate oxide film by the fluorine ion implantation process and the poly oxidation process does not deteriorate the characteristics of the gate oxide film because the photoresist pattern is not formed on the gate oxide film as in the prior art, and the gate oxide film is etched. It also does not change the impurity doping profile of the substrate due to the process.
제2d도를 참조하면, 공지의 방법으로 상기 게이트 전극의 측벽에 제1산화막 스페이서(16)를 형성한다. 이어서, 전체 상부에 소정 두께의 질화막(17)을 형성하고, 감광막 패턴(도시되지 않음)을 이용하여 상대적으로 두꺼운 게이트 산화막(13a)을 갖는 A부분이 노출되도록 상기 질화막(17)을 습식 식각한다.Referring to FIG. 2D, the first oxide film spacer 16 is formed on the sidewall of the gate electrode by a known method. Subsequently, a nitride film 17 having a predetermined thickness is formed over the entire surface, and the nitride film 17 is wet-etched to expose a portion A having a relatively thick gate oxide film 13a using a photosensitive film pattern (not shown). .
제2e도를 참조하면, H2및 O2를 이용한 습식 산화 공정을 통해 두꺼운 게이트 산화막(13a)이 형성된 영역에 GGO(Graded Gate Oxide)를 형성한다. 이러한 GGO는 고전압이 공급되는 소자의 핫 케리어 라이프 타임(hot carrier life time) 및 밀러 게이트 산화막 브레이크 다운(miller gate oxide breakdown)등을 개선하여 소자의 신뢰성을 향상시킨다.Referring to FIG. 2E, a gated gate oxide (GGO) is formed in a region in which a thick gate oxide layer 13a is formed through a wet oxidation process using H 2 and O 2 . The GGO improves device reliability by improving hot carrier life time and miller gate oxide breakdown of high-voltage devices.
그리고 나서, 상기 질화막(17)을 건식 식각으로 제거한 후, 상대적으로 얇은 두께의 게이트 산화막(13b)을 갖는 게이트 전극에 제2 스페이서(18)를 형성한 다음, 각각의 게이트 전극의 양측 기판(11) 영역에 소정의 불순물을 이온 주입하여 소오스/드레인 접합 영역(19)을 형성한다.Then, after the nitride film 17 is removed by dry etching, the second spacer 18 is formed on the gate electrode having the gate oxide film 13b having a relatively thin thickness, and then the substrates 11 on both sides of each gate electrode are formed. The source / drain junction region 19 is formed by ion implantation of predetermined impurities into the region.
이상에서와 같이, 본 발명의 반도체 소자의 제조 방법은 플루오린의 이온 주입 및 습식 산화 공정으로 고전압이 공급되는 게이트 전극의 게이트 산화막의 두께를 효과적으로 증가시킴으로써, 반도체 소자의 신뢰성을 향상시킬 수 있다.As described above, according to the method of manufacturing the semiconductor device of the present invention, the reliability of the semiconductor device can be improved by effectively increasing the thickness of the gate oxide film of the gate electrode to which high voltage is supplied by fluorine ion implantation and wet oxidation.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960077732A KR100225383B1 (en) | 1996-12-30 | 1996-12-30 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960077732A KR100225383B1 (en) | 1996-12-30 | 1996-12-30 | Method of manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980058408A KR19980058408A (en) | 1998-10-07 |
| KR100225383B1 true KR100225383B1 (en) | 1999-10-15 |
Family
ID=19492671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960077732A KR100225383B1 (en) | 1996-12-30 | 1996-12-30 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100225383B1 (en) |
-
1996
- 1996-12-30 KR KR1019960077732A patent/KR100225383B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980058408A (en) | 1998-10-07 |
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