KR20020053938A - 2단계 화학적기계연마 공정을 이용한 폴리실리콘막의연마방법 - Google Patents

2단계 화학적기계연마 공정을 이용한 폴리실리콘막의연마방법 Download PDF

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Abstract

본 발명은 공정 단순화를 얻을 수 있는 2단계 화학적기계연마 공정을 이용한 폴리실리콘막의 연마방법을 개시하며, 개시된 본 발명의 폴리실리콘막의 연마방법은, 폴리실리콘막의 연마방법은, 상부에 폴리실리콘막이 형성되고, 상기 폴리실리콘막의 표면에는 자연 산화막이 형성되어진 웨이퍼를 제공하는 단계; 산화막용 슬러리를 이용한 1단계 화학적기계연마 공정을 수행해서 상기 자연 산화막을 제거하는 단계; 및 폴리실리콘막용 슬러리를 이용한 2단계 화학적기계연마 공정을 수행해서 상기 자연산화막이 제거된 폴리실리콘막의 소정 두께를 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

2단계 화학적기계연마 공정을 이용한 폴리실리콘막의 연마방법{METHOD FOR POLISHING OF PLOYSILICON LAYER USING 2 STEP CHEMICAL MECHANICAL POLISHING PROCESS}
본 발명은 폴리실리콘막의 연마방법에 관한 것으로, 보다 상세하게는, 공정 단순화를 얻기 위한 2단계 화학적기계연마 공정을 이용한 폴리실리콘막의 연마방법에 관한 것이다.
주지된 바와 같이, 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정은 슬러리(slurry)에 의한 화학 반응과 연마 패드(polishing pad)에 의한 기계적 가공이 동시에 이루어지는 평탄화 공정으로서, 표면 평탄화를 위해 기존에 이용되어져 왔던 리플로우(reflow) 또는 에치-백(etch-back) 공정 등과 비교해서글로벌 평탄화를 얻을 수 있고, 또한, 저온에서 수행될 수 있다는 이점을 갖는다.
이러한 CMP 공정은 평탄화 공정으로 제안된 것이지만, 반도체 소자의 고집적화 경향에 따라, 최근에 들어서는 자기정렬콘택(self aligned contact) 공정에서의 비트라인 콘택 플러그 및 스토리지 노드 콘택 플러그 형성을 위한 폴리실리콘막의 식각 공정, 및 증착/연마를 거친 폴리실리콘막에서 전기적 연결배선으로 사용되지 않는 부분을 선택적으로 제거하는 PPP(Pre Poly Plug) 공정에도 이용되는 바, 그 적용 분야가 점차 확대되고 있는 추세이다.
여기서, 상기 폴리실리콘막에 대한 CMP 공정은 폴리실리콘용 슬러리에 대한 산화막과 폴리실리콘막 사이의 선택비를 이용하여 수행하게 된다. 예를들어, 상기 폴리실리콘막용 슬러리는 상기 슬러리 내에 함유된 입자들의 평균 입도 크기와 입도량을 조절하고, 그리고, 첨가제(additive chemical)를 첨가하는 것에 의해 공정 조건을 조절할 수 있으며, 보통, 1 : 1,000 정도의 산화막 : 폴리실리콘막의 연마 선택비를 갖게 된다. 이에 따라, 폴리실리콘막용 슬러리를 이용한 CMP 공정의 경우, 산화막의 제거 속도는 대략 3Å/min 정도가 되며, 그리고, 폴리실리콘막의 제거 속도는 대략 3,000Å/min 정도가 된다.
그러나, 폴리실리콘막에 대한 CMP 공정을 수행함에 있어서는, 폴리실리콘막의 증착 후에 웨이퍼를 CMP 장치 내에 로딩(loading)시키는 과정에서 상기 폴리실리콘막이 대기중에 노출되는데, 이때, 상기 폴리실리콘막의 표면에 자연 산화막(native oxide)이 형성되기 때문에, 전술한 폴리실리콘용 슬러리를 이용하여상기 자연 산화막을 제거할 경우에는 상당히 많은 시간이 소요되며, 그래서, 전체적인 공정 시간이 증가되는 문제점이 있다.
이에 따라, 종래에는, 도 1에 도시된 바와 같이, 상기한 자연 산화막을 제거하기 위해 폴리실리콘막에 대한 CMP 공정 전에 HF 용액을 이용한 세정 공정을 수행하고 있는데, 이 경우에는 상기 세정 공정으로 인하여 전체적인 공정 플로우가 복잡해지는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제들을 해결하기 위해 안출된 것으로서, 공정 단순화를 얻기 위한 2단계 CMP 공정을 이용한 폴리실리콘막의 연마방법을 제공함에 그 목적이 있다.
도 1은 종래 기술에 따른 폴리실리콘막의 연마방법을 설명하기 위한 플로우 챠트.
도 2는 본 발명의 실시예에 따른 폴리실리콘막의 연마방법을 설명하기 위한 플로우 챠트.
상기와 같은 목적을 달성하기 위한 본 발명의 폴리실리콘막의 연마방법은, 상부에 폴리실리콘막이 형성되고, 상기 폴리실리콘막의 표면에는 자연 산화막이 형성되어진 웨이퍼를 제공하는 단계; 산화막용 슬러리를 이용한 1단계 화학적기계연마 공정을 수행해서 상기 자연 산화막을 제거하는 단계; 및 폴리실리콘막용 슬러리를 이용한 2단계 화학적기계연마 공정을 수행해서 상기 자연산화막이 제거된 폴리실리콘막의 소정 두께를 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 산화막용 슬러리와 폴리실리콘용 슬러리를 이용한 2단계의 CMP 공정만으로 자연산화막의 제거 및 폴리실리콘막의 평탄화를 수행하기 때문에, 세정 공정의 생략으로 인하여 공정 단순화를 얻을 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 2단계의 CMP 공정을 이용한 폴리실리콘막의 연마방법을 설명하기 위한 플로우 챠트이다.
도시된 바와 같이, 웨이퍼 상에 폴리실리콘막을 증착한 상태에서, 먼저, 산화막용 슬러리를 이용해서 1∼5초 동안 1단계 CMP 공정을 수행한다. 이때, 상기 산화막용 슬러리는 산화막과 폴리실리콘막의 제거 속도가 동일한 특성을 갖고 있기 때문에, 이러한 산화막용 슬러리를 이용해서 CMP 공정을 수행하게 되면, 상기 폴리실리콘막의 표면에 형성된 박막의 자연 산화막은 매우 빠르게 제거된다.
그 다음, 자연 산화막이 제거된 폴리실리콘막에 대해서, 폴리실리콘용 슬러리를 이용해서 2단계 CMP 공정을 수행한다. 이때, 상기 폴리실리콘용 슬러리는 산화막에 대비 폴리실리콘막의 제거 속도가 매우 빠르기 때문에, 상기 폴리실리콘막의 제거는 매우 빠르게 이루어진다. 특히, CMP 공정시의 연마정지층으로서 산화막을 이용하게 되면, 원하는 만큼의 폴리실리콘막의 제거가 안정적으로 이루어질 수 있다.
여기서, 종래에는 자연 산화막의 제거를 위해서, 세정 공정이 수행되어야 하며, 이 때문에, 새로운 공정의 추가가 이루어지지만, 본 발명에서처럼, 1단계 CMP 공정을 통해 자연 산화막을 제거한 후, 연이어서, 2단계 CMP 공정을 수행하여 폴리실리콘막을 제거할 경우, 단지, 슬러리의 종류만이 변경될 뿐, 공정 자체의 추가는 이루어지지 않는다. 따라서, 본 발명에 따른 폴리실리콘막의 연마 방법은 종래의그것과 비교해서 공정 단순화를 얻을 수 있다.
이상에서와 같이, 본 발명은 세정 공정의 이용없이, 단지, 슬러리의 종류만을 상이하게 하는 2단계의 CMP 공정을 통해 폴리실리콘막을 연마하기 때문에, 추가 공정의 생략에 기인해서 공정 단순화를 얻을 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (2)

  1. 상부에 폴리실리콘막이 형성되고, 상기 폴리실리콘막의 표면에는 자연 산화막이 형성되어진 웨이퍼를 제공하는 단계;
    산화막용 슬러리를 이용한 1단계 화학적기계연마 공정을 수행해서 상기 자연 산화막을 제거하는 단계; 및
    폴리실리콘막용 슬러리를 이용한 2단계 화학적기계연마 공정을 수행해서 상기 자연산화막이 제거된 폴리실리콘막의 소정 두께를 제거하는 단계를 포함하는 것을 특징으로 하는 폴리실리콘막의 연마방법.
  2. 제 1 항에 있어서, 상기 1단계 화학적기계연마 공정은 1∼5초 동안 수행하는 것을 특징으로 하는 폴리실리콘막의 연마방법.
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* Cited by examiner, † Cited by third party
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CN102074472A (zh) * 2009-11-24 2011-05-25 上海华虹Nec电子有限公司 提高硅化学机械抛光效率的方法
CN109698122A (zh) * 2018-12-27 2019-04-30 西安奕斯伟硅片技术有限公司 晶圆处理方法和装置

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Publication number Priority date Publication date Assignee Title
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