KR20050079799A - 화학적기계연마 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 36
- 238000005498 polishing Methods 0.000 title claims abstract description 31
- 239000000126 substance Substances 0.000 title claims abstract description 23
- 239000011229 interlayer Substances 0.000 claims abstract description 18
- 239000002002 slurry Substances 0.000 claims abstract description 15
- 238000007517 polishing process Methods 0.000 claims abstract description 14
- 239000002245 particle Substances 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 claims description 7
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 239000010410 layer Substances 0.000 abstract 1
- 230000007547 defect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 화학적기계연마 방법을 개시한다. 개시된 본 발명은, 하부패턴들이 형성된 반도체 기판 상에 금속배선 및 금속배선을 덮도록 층간절연막이 형성된 웨이퍼를 제공하는 단계; 단차제거 능력이 우수한 제1슬러리를 이용한 1단계 화학적기계연마 공정을 수행하여 층간절연막을 제거하는 단계; 및 마이크로 스크래치를 줄일수 있는 제2슬러리를 이용한 2단계 화학적기계연마 공정을 수행하여 층간절연막의 소정 두께를 제거하는 단계를 포함한다. 본 발명에 따르면, 슬러리 입자가 상이한 2단계의 CMP 공정을 통해 층간절연막을 연마함으로써 낮은 연마속도와 단차제거 능력 부족 및 마이크로스크래치의 발생을 줄일 수 있다.
Description
본 발명은 화학적기계연마 방법에 관한 것으로, 보다 상세하게는, 실리카 입자와 세리아 입자를 사용하여 2단계 화학적기계연마 공정을 진행함으로써 단차제거 능력과 연마시간을 줄일수 있는 화학적기계연마 방법에 관한 것이다.
주지된 바와 같이, 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정은 슬러리(Slurry)에 의한 화학 반응과 연마 패드(Polishing Pad)에 의한 기계적 가공이 동시에 이루어지는 평탄화 공정으로서, 표면 평탄화를 위해 기존에 이용되어져 왔던 리플로우(Reflow) 또는 에치 백(Etch Back) 공정 등과 비교해서 글로벌 평탄화를 얻을 수 있고, 또한, 저온에서 수행될 수 있다는 이점을 갖는다.
이러한 CMP 공정은 평탄화 공정으로 제안된 것이지만, 반도체 소자의 고집적화 경향에 따라, 최근에 들어서는 자기정렬콘택(self aligned contact) 공정에서의 비트라인 콘택 플러그 및 스토리지 노드 콘택 플러그 형성을 위한 폴리실리콘막의 식각 공정, 및 증착/연마를 거친 폴리실리콘막에서 전기적 연결배선으로 사용되지 않는 부분을 선택적으로 제거하는 PPP(Pre Poly Plug) 공정에도 이용되는 바, 그 적용 분야가 점차 확대되고 있는 추세이다.
그러나, 종래 CMP 공정에서 사용되는 실리카(SiO2) 계열의 슬러리는 경도가 산화막과 같기 때문데 마이크로스크래치(Microscratch) 등과 같은 결함(Defect)은 적은 반면에, 연마율이 낮아 연마시간이 길어지고 단차제거 능력이 떨어지는 문제점을 가지고 있다.
또한, 세리아(CeO2) 계열의 슬러리는 연마율이 기존 SiO2에 비해 2배 이상 높고, 단차제거 능력이 우수하지만 마이크로스크래치 등의 결함을 발생시키는 문제점을 가지고 있다.
따라서, 본 발명은 상기와 같은 문제들을 해결하기 위해 안출된 것으로서, 실리카 입자와 세리아 입자를 사용하여 2단계 화학적기계연마 공정을 진행함으로써 단차제거 능력과 연마시간을 줄일수 있는 화학적기계연마 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 하부패턴들이 형성된 반도체 기판 상에 금속배선 및 금속배선을 덮도록 층간절연막이 형성된 웨이퍼를 제공하는 단계; 단차제거 능력이 우수한 제1슬러리를 이용한 1단계 화학적기계연마 공정을 수행하여 층간절연막을 제거하는 단계; 및 마이크로 스크래치를 줄일수 있는 제2슬러리를 이용한 2단계 화학적기계연마 공정을 수행하여 층간절연막의 소정 두께를 제거하는 단계를 포함한다.
여기에서, 상기 제1슬러리는 세리아(CeO2) 입자를 사용하며, 상기 제2슬러리는 실리카(SiO2) 입자를 사용한다.
상기 1단계 화학적기계연마 공정은, 5000∼7000Å의 연마율로, 상기 2단계 화학적기계연마 공정은, 2000∼3000Å의 연마율로 수행한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1 내지 도 2는 본 발명의 실시예에 따른 2단계의 화학적기계연마 방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다. 여기서, 도면부호 11은 반도체 기판, 12는 금속배선, 13은 층간절연막, 14는 1단계 CMP, 15는 2단계 CMP를 각각 나타낸다.
자세하게, 도 1에 도시된 바와 같이, 본 발명의 CMP 방법은 금속배선(12)에 의해 표면 단차가 발생된 층간절연막(13)을 연마함에 있어서, 1단계 CMP(14) 공정에서는 단차제거 능력이 우수한 세리아(CeO2) 입자를 사용한 연마 공정을 진행하여 층간절연막(13)에 발생된 단차를 제거한다.
도 2에 도시된 바와 같이, 1단계 CMP(14) 공정이 진행된 후 2단계 CMP(15) 공정에서는 실리카 (SiO2)입자를 사용한 연마 공정을 진행하여 층간절연막(13)을 원하는 두께까지 연마한다.
그리고, 상기 CMP 공정을 진행하기 위한 연마장비는 정반(Two Platen) 이상을 가진 장비를 사용한다. 이때, 첫번째 정반에서는 1단계 CMP(14) 공정을 진행하고, 두번째 정반에서는 2단계 CMP(15) 공정을 진행한다. 상기 1단계 및 2단계 CMP 공정시간은 동일시간으로 진행하며, 1단계 CMP(14) 공정에서의 연마율은 5000∼7000Å로, 2단계 CMP(15) 공정에서의 연마율은 2000∼3000Å로 진행한다. 또한, 2단계 CMP(15) 공정에서 층간절연막을 500∼1500Å 정도로 제거한다.
상기와 같이, 본 발명은 표면 단차가 발생된 층간절연막을 연마함에 있어서, 1단계 CMP 공정에서는 세리아 입자를 사용하고 2단계 CMP 공정에서는 실리카 입자를 사용하여 층간절연막을 연마함으로써 세리아 입자의 낮은 연마속도와 단차제거 능력이 부족한 단점을 보완하고, 실리카 입자의 마이크로스크래치 발생을 줄일 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가질 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 슬러리 입자가 상이한 2단계의 CMP 공정을 통해 층간절연막을 연마함으로써 낮은 연마속도와 단차제거 능력 부족 및 마이크로스크래치의 발생을 줄일 수 있다.
도 1 내지 2는 본 발명의 실시예에 따른 2단계의 화학적기계연마 방법을 설명하기 위한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명*
11 : 반도체 기판 12 : 금속배선
13 : 층간절연막 14 : 1단계 CMP
15 : 2단계 CMP
Claims (5)
- 하부패턴들이 형성된 반도체 기판 상에 금속배선 및 금속배선을 덮도록 층간절연막이 형성된 웨이퍼를 제공하는 단계;단차제거 능력이 우수한 제1슬러리를 이용한 1단계 화학적기계연마 공정을 수행하여 층간절연막을 제거하는 단계; 및마이크로 스크래치를 줄일수 있는 제2슬러리를 이용한 2단계 화학적기계연마 공정을 수행하여 층간절연막의 소정 두께를 제거하는 단계를 포함하는 것을 특징으로 하는 화학적기계연마 방법.
- 제 1 항에 있어서, 상기 제1슬러리는 세리아(CeO2) 입자를 사용하는 것을 특징으로 하는 화학적기계연마 방법.
- 제 1 항에 있어서, 상기 1단계 화학적기계연마 공정은, 5000∼7000Å의 연마율로 수행하는 것을 특징으로 하는 화학적기계연마 방법.
- 제 1 항에 있어서, 상기 제2슬러리는 실리카(SiO2) 입자를 사용하는 것을 특징으로 하는 화학적기계연마 방법.
- 제 1 항에 있어서, 상기 2단계 화학적기계연마 공정은, 2000∼3000Å의 연마율로 수행하는 것을 특징으로 하는 화학적기계연마 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040007917A KR20050079799A (ko) | 2004-02-06 | 2004-02-06 | 화학적기계연마 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040007917A KR20050079799A (ko) | 2004-02-06 | 2004-02-06 | 화학적기계연마 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050079799A true KR20050079799A (ko) | 2005-08-11 |
Family
ID=37266652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040007917A KR20050079799A (ko) | 2004-02-06 | 2004-02-06 | 화학적기계연마 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050079799A (ko) |
-
2004
- 2004-02-06 KR KR1020040007917A patent/KR20050079799A/ko not_active Application Discontinuation
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